KR20010084671A

KR20010084671A - 내부 클럭 신호의 주파수가 가변되는 동기식 디램 반도체장치

Info

Publication number: KR20010084671A
Application number: KR1020000009868A
Authority: KR
Inventors: 이동양; 이재형
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-02-28
Filing date: 2000-02-28
Publication date: 2001-09-06

Abstract

본 발명은 내부 클럭 신호의 주파수가 가변되는 동기식 디램 반도체 장치에 관한 것으로서, 외부 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치에 있어서, 데이터를 저장하는 디램 셀 어레이, 및 외부 클럭 신호를 입력하고 내부 클럭 신호를 발생하며, 상기 내부 클럭 신호는 외부 데이터를 상기 디램 셀 어레이에 기입할 때 상기 외부 데이터가 완전히 기입될 수 있고, 상기 디램 셀 어레이에 저장된 데이터를 독출할 때 완전히 독출할 수 있도록 하기 위해 상기 내부 클럭 신호는 상기 외부 클럭 신호의 클럭 수와 다르게 가변될 수 있음으로, 동기식 디램 반도체 장치는 프리페치 방법을 사용하지 않으면서도 그 크기는 증가하지 않는다.

Description

내부 클럭 신호의 주파수가 가변되는 동기식 디램 반도체 장치{SDRAM whose internal clock signal is variable in frequency}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 클럭 신호의 주파수가 가변되는 동기식 디램 반도체 장치에 관한 것이다.

마이크로프로세서(Micro-processor)의 급격한 동작 속도 향상에 비해 디램 반도체 장치의 동작 속도는 비교적 완만하게 발전되어 마이크로프로세서와 디램 반도체 장치간의 속도 갭(gap)은 증가되고 있는 추세이다. 이러한 속도 갭을 줄이기 위하여 DDR(Double Data Rate) 동기식 디램 반도체 장치, 램버스(Rambus) 디램 반도체 장치, 싱크링크(Synk-Link) 디램 반도체 장치 등의 디램 반도체 장치의 개발이 활발하게 이루어지고 있다. 이러한 노력의 결과로 램버스 디램 반도체 장치의 경우 인터페이스(interface) 속도는 800[Mbps/pin)까지 증가되었다. DDR 동기식 디램 반도체 장치의 경우도 266[Mbps/pin]의 인터페이스 속도는 이미 달성되었으며, 기존의 시스템 구조(architecture) 및 콘트롤러(controller), 모듈(module), 메모리 인터페이스 등을 최대한 활용할 수 있는 장점을 갖고 있다.

최근에는 DDR 동기식 디램 반도체 장치의 성능을 400[Mbps/pin] 이상으로 올리기 위한 것과 시스템 성능을 향상시키기 위한 노력이 JEDEC(Joint Electron Device Engineering Council) 산하에 미래 디램 태스크(task) 그룹을 통하여 연구되고 있다. 이러한 인터페이스 기술의 향상으로 인터페이스 성능은 향상되고 있으나 디램 반도체 장치의 내부 속도의 향상은 물리적으로 한계에 도달해 있다. 따라서, 한번의 명령에 다량의 데이터를 갖고 오는 프리페치(prefetch) 방법을 사용하게 된다. DDR 동기식 디램 반도체 장치에서는 한번의 명령에 2개의 데이터를 동시에 가지고 와서 밖으로 내보낼 때 순차적으로 하나씩 보내지는 방법을 사용하게 되며 이를 2 비트(bit) 프리페치 방법이라고 한다. 즉, 한번에 내보내고자하는 데이터의 2배를 병렬로 갖고 와서 직렬로 내보내는 것이다.

흔히, 반도체 메모리 장치의 내부 속도를 코아(core) 주파수라고 하며 DDR 동기식 디램 반도체 장치의 경우 외부 인터페이스 주파수가 200[MHz]일지라도 코아 주파수는 100[MHz]이면 된다. 하지만 인터페이스 주파수가 계속적으로 증가하게 되면 내부 주파수를 반으로 줄여서는 원하는 데이터를 밖으로 내 보낼 수 없기 때문에 한번의 명령에 더욱 많은 데이터를 갖고 오는 방법이 필요하며 한번에 가져오는 데이터의 수에 따라 2비트, 4비트, 8비트 프리페치라고 하게 된다. 직접 램버스 디램 반도체 장치의 경우 한번의 독출 명령으로 8비트를 가져오는 8비트 프리페치 방법을 사용하고 있다. 하지만, 한번에 가져오는 비트의 수가 많을수록 디램 반도체 장치의 칩(chip) 사이즈가 커지며 명령 버스의 효율은 떨어지게 된다. 그럼에도 이러한 방법을 사용하는 것은 앞에서도 언급하였듯이 외부 인터페이스의 주파수가 800[Mbps/pin]으로 증가하면 내부적으로 8비트 프리페치 방법을 사용하지 않고서는 외부의 속도를 따라갈 수가 없기 때문이다.

도 1은 종래의 동기식 디램 반도체 장치에 이용되는 일부 신호들의 타이밍도이다. 도 1을 참조하면, 내부 클럭 신호(CLK_INT)는 외부 클럭 신호(CLK_EXT)와 동일한 주파수로 동작하며, 칼럼 선택선 신호들(CSL0∼CSL3)도 외부 클럭 신호(CLK_EXT)와 동일한 주파수로 동작한다. 즉, 칼럼 선택선 회로(미도시)의 활성화 시간이 외부 클럭 신호(CLK_EXT)의 주파수를 결정하게 된다. 만일 칼럼 선택선 회로의 활성화 시간이 길어지게 되면 외부 클럭 신호(CLK_EXT)의 주파수가 낮아지게 된다. 외부 클럭 신호(CLK_EXT)의 주파수가 낮아지는 것은 동기식 디램 반도체 장치(미도시)의 동작 속도를 떨어뜨리는 결과가 되므로 이것을 바람직하지 않다. 외부 클럭 신호(CLK_EXT)의 주파수를 낮추지 않으려면 프리페치 방법을 사용해야 한다. 그런데, 프리페치 방법을 사용하게 되면 동기식 디램 반도체 장치의 칩 사이즈가 커지게 된다.

본 발명이 이루고자하는 기술적 과제는 프리페치 비트의 증가는 감소되면서도 외부 인터페이스 속도가 증가되는 동기식 디램 반도체 장치를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 동기식 디램(DRAM; Dynamic Random Access Memory) 반도체 장치에 이용되는 일부 신호들의 타이밍도.

도 2는 본 발명에 따른 동기식 디램 반도체 장치의 개략적인 블록도.

도 3은 상기 도 2에 도시된 일부 신호들의 타이밍도.

상기 기술적 과제를 이루기 위하여 본 발명은,

외부 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치에 있어서, 데이터를 저장하는 디램 셀 어레이, 및 외부 클럭 신호를 입력하고 내부 클럭 신호를 발생하며, 상기 내부 클럭 신호는 외부 데이터를 상기 디램 셀 어레이에 기입할 때 상기 외부 데이터가 완전히 기입될 수 있고, 상기 디램 셀 어레이에 저장된 데이터를 독출할 때 완전히 독출할 수 있도록 하기 위해 상기 내부 클럭 신호는 상기 외부 클럭 신호의 클럭 수와 다르게 가변될 수 있는 것을 특징으로 하는 동기식 디램 반도체 장치를 제공한다.

바람직하기는, 상기 내부 클럭 신호의 주파수는 상기 외부 클럭 신호의 주파수의 정수배가 아니다.

바람직하기는 또한, 상기 내부 클럭 신호의 주파수 변화는 외부 명령이 상기 동기식 디램 반도체 장치로 입력되면서부터 시작된다.

상기 본 발명에 의하여 동기식 디램 반도체 장치는 프리페치 방법을 사용하지 않으면서도 외부 인터페이스 속도는 증가한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명에 따른 동기식 디램 반도체 장치의 개략적인 블록도이다. 도 2를 참조하면, 동기식 디램 반도체 장치(201)는 클럭 버퍼(211), 제어부(221), 로우 디코더(Row Decoder)(231), 칼럼 디코더(Column Decoder)(241), 디램 셀 어레이(251) 및 감지 증폭 및 입출력부(261)를 구비한다.

클럭 버퍼(211)는 외부로부터 입력되는 외부 클럭 신호(CLK_EXT)를 동기식 디램 반도체 장치(201)에 적합한 전압 레벨로 변환하여 내부 클럭 신호(CLK_INT)를 발생한다. 클럭 버퍼(211)는 내부 클럭 신호(CLK_INT)의 주파수가 외부 클럭 신호(CLK_EXT)의 주파수와 다르도록 내부 클럭 신호(CLK_INT)를 필요에 따라 가변시킬 수가 있다. 즉, 동기식 디램 반도체 장치(201)의 독출 동작시 디램 셀 어레이(251)에 저장된 데이터가 완전히 외부로 출력되거나 또는 동기식 디램 반도체 장치(201)의 기입 동작시 외부로부터 입력되는 데이터(DQ1∼DQ4)가 디램 셀 어레이(251)에 완전히 기입되는데 필요한 시간 즉, 감지 증폭 및 입출력부(261)에 구비되는 칼럼 선택선 회로(미도시)가 활성화되어있는 시간을 확보하기 위해 내부 클럭 신호(CLK_INT)의 주파수를 느리게 만들어준다.

제어부(221)는 외부로부터 명령들(RASB,CASB,WE,OE)을 입력하고 이들의 전압 레벨을 동기식 디램 반도체 장치(201)의 내부에 적합한 전압 레벨로 변환하여 로우 디코더(231)와 칼럼 디코더(241)에 공급한다. 칼럼 디코더(241)는 칼럼 어드레스신호(CAi)와 내부 클럭 신호(CLK_INT) 및 명령들(RASB,CASB,WE,OE)을 입력하고 내부 클럭 신호(CLK_INT)에 동기되어 칼럼 어드레스 신호(CAi)를 디코딩(decoding)하여 칼럼 선택선 신호들(CSL0∼CSL3)을 발생한다. 로우 디코더(231)는 로우 어드레스 신호(RAi)와 내부 클럭 신호(CLK_INT) 및 명령들(RASB,CASB,WE,OE)을 입력하고 내부 클럭 신호(CLK_INT)에 동기되어 로우 어드레스 신호(RAi)를 디코딩(decoding)하여 디램 셀 어레이(251)의 디램 셀들(미도시)에 연결된 워드라인들(미도시)을 선택한다.

디램 셀 어레이(251)에는 데이터(DQ1∼DQ4)가 저장된다. 감지 증폭 및 입출력부(261)에는 칼럼 선택선 회로가 구비된다. 칼럼 선택선 회로가 활성화될 때 외부 데이터(DQ1∼DQ4)는 디램 셀 어레이(251)로 기입될 수 있고, 디램 셀 어레이(251)에 저장된 데이터는 외부로 출력될 수 있다. 동기식 디램 반도체 장치(201)의 독출 동작시 디램 셀 어레이(251)에 저장된 데이터 중 로우 어드레스 신호(RAi)에 의해 선택된 데이터는 감지 증폭 및 입출력부(261)로 전송되고, 감지 증폭 및 입출력부(261)로 전송된 데이터 중 칼럼 선택선 신호들(CSL0∼CSL3)에 의해 선택된 데이터(DQ1∼DQ4)가 출력 데이터로써 출력된다. 동기식 디램 반도체 장치(201)의 기입 동작시 외부로부터 데이터(DQ1∼DQ4)가 감지 증폭 및 입출력부(261)로 입력되면 이들 데이터 중 칼럼 선택선 신호들(CSL0∼CSL3)에 선택된 데이터가 디램 셀 어레이(251)로 전송되고 디램 셀 어레이(251)로 전송된 데이터는 로우 어드레스 신호(RAi)에 의해 선택된 디램 셀들에 기입된다.

동기식 디램 반도체 장치(201)의 코아(core) 주파수의 한계는 동기식 디램반도체 장치(201)의 내부의 한 스테이지(stage)가 필요로 하는 최소한의 시간으로 결정되며 이는 통상 칼럼 선택선 회로가 활성화되어있는 시간으로 결정된다. 예컨대, 외부 클럭 신호(CLK_EXT)의 주파수가 200[MHz]라고 가정하면, 칼럼 선택선 회로가 활성화되어있는 시간은 5[ns]가 되며 이 시간이 데이터(DQ1∼DQ4)를 독출하거나 기입하는데 부족하면 외부 클럭 신호(CLK_EXT)의 주파수를 낮추거나 2개의 데이터를 한번에 처리하는 2비트 프리페치 방식을 사용하게 된다. 그런데, 본 발명에서는 칼럼 선택선 회로가 활성화되어있는 시간이 길어질 경우에도 외부 클럭 신호(CLK_EXT)의 주파수를 낮추거나 프리페치 방식을 사용하지 않는다.

도 3은 상기 도 2에 도시된 신호들의 타이밍도이다. 도 3을 참조하여 도 2에 도시된 동기식 디램 반도체 장치(201)의 동작을 설명하기로 한다. 동기식 디램 반도체 장치(201)는 버스트 길이(Burst Length) 4 모드로 동작한다고 가정한다. 동기식 디램 반도체 장치(201)의 기입 동작시 외부로부터 명령들(RASB,CASB,WE,OE)이 제어부(221)로 입력되면 칼럼 디코더(241)는 명령(CASB)을 받아서 칼럼 선택선 신호들(CSL0∼CSL3)을 액티브(active)시키고 그에 의해 칼럼 선택선 회로가 활성화된다. 칼럼 선택선 회로가 활성화되면 외부 데이터(DQ1∼DQ4)가 디램 셀 어레이(251)에 기입된다. 예컨대, 외부 클럭 신호(CLK_EXT)의 주파수가 200[MHz]이고 기입 동작시 외부로부터 디램 셀 어레이(251)에 데이터(DQ1∼DQ4)를 완전히 기입하기 위해서는 6.25[ns]의 시간이 필요하다고 가정하면, 버스트 길이 4 모드에서 외부로부터 입력되는 4개의 데이터(DQ1∼DQ4)를 디램 셀 어레이(251)에 완전히 기입하기 위해서는 25[ns]의 시간이 필요하다. 그러면, 내부 클럭 신호(CLK_INT)의 클럭 사이클시간은 5[ns]로 되어 내부 클럭 신호(CLK_INT)는 5사이클로 되어야 한다. 그런데, 외부 데이터를 디램 셀 어레이(251)에 완전히 기입하는 데 필요한 시간은 6.25[ns]이므로 내부 클럭 신호(CLK_INT)의 클럭 사이클 시간이 5[ns]이 상태에서는 외부 데이터(DQ1∼DQ4)는 디램 셀 어레이(251)에 완전히 기입될 수가 없다. 이것을 해결하기 위하여 본 발명의 클럭 버퍼(211)는 외부 클럭 신호(CLK_EXT)가 5사이클로 입력되더라도 이를 가변시켜서 내부 클럭 신호(CLK_INT)를 4사이클로써 출력한다. 내부 클럭 신호(CLK_INT)가 4사이클이면 하나의 데이터가 디램 셀 어레이(251)에 기입되는데 필요한 시간이 6.25[ns]이므로 4개의 데이터(DQ1∼DQ4)는 디램 셀 어레이(251)에 완전히 기입될 수가 있다. 동기식 디램 반도체 장치(201)의 독출 동작시도 상기와 동일한 원리에 의해 디램 셀 어레이(251)에 저장된 데이터는 완전히 외부로 독출될 수가 있다.

이와 같이, 외부 클럭 신호(CLK_EXT)의 전체 클럭 수는 증가하였으나 외부 클럭 신호(CLK_EXT)는 200[MHz]를 그대로 유지한 채로 동기식 디램 반도체 장치(201)는 프리페치 방법을 사용하지 않으므로 동기식 디램 반도체 장치(201)의 크기는 증가되지 않는다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 외부 클럭 신호(CLK_EXT)의 주파수를 낮추지도 않고 프리페치 방법을 사용하지 않으면서도 디램 셀 어레이(251)에 외부 데이터(DQ1∼DQ4)를 완전히 기입하거나 또는 디램 셀 어레이(251)로부터 데이터를 완전히 독출할 수 있다. 그에 따라 동기식 디램 반도체 장치(201)의 크기도 증가하지 않게 된다.

Claims

외부 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치에 있어서,

데이터를 저장하는 디램 셀 어레이; 및

외부 클럭 신호를 입력하고 내부 클럭 신호를 발생하며, 상기 내부 클럭 신호는 외부 데이터를 상기 디램 셀 어레이에 기입할 때 상기 외부 데이터가 완전히 기입될 수 있고, 상기 디램 셀 어레이에 저장된 데이터를 독출할 때 완전히 독출할 수 있도록 하기 위해 상기 내부 클럭 신호는 상기 외부 클럭 신호의 클럭 수와 다르게 가변될 수 있는 것을 특징으로 하는 동기식 디램 반도체 장치.
제1항에 있어서, 상기 내부 클럭 신호의 주파수는 상기 외부 클럭 신호의 주파수의 정수배가 아닌 것을 특징으로 하는 동기식 디램 반도체 장치.
제1항에 있어서, 상기 내부 클럭 신호의 주파수 변화는 외부 명령이 상기 동기식 디램 반도체 장치로 입력되면서부터 시작되는 것을 특징으로 하는 동기식 디램 반도체 장치.