JP4050555B2 - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に係わり、例えばフラッシュメモリのデータ書き込みに関する。
【０００２】
【従来の技術】
フラッシュメモリは、メモリセルトランジスタの浮遊ゲートの電荷量を変える（消去・書き込み動作）ことでそのしきい値を変え、データを記憶する。例えば電子を放出してしきい値を負にして“１”データ、電子を注入して“０”データを記憶させる。
【０００３】
ＮＡＮＤフラッシュメモリでは、読み出し時に選択されているメモリセルのワード線に、例えば０Ｖを印加してデータを判別する。選択されていない複数のメモリセルは、選択されたメモリセルと直列に接続されている。このため、選択されていないメモリセルのワード線には、例えば４．５Ｖを印加し、選択されていないメモリセルをそのデータに依らず導通状態にしなければならない。このため、書き込み時に、書き込みされるメモリセルのしきい値は、０Ｖ以上、かつ十分に４．５Ｖ以下に抑えられるように制御されなければならない。
【０００４】
書き込み時におけるメモリセルのしきい値制御のため、“ステップアップ書き込み電圧”を用いた書き込み方法が広く使われている。この書き込み方法は、例えば下記文献に記載されている。
【０００５】
参考文献：Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp129-130, Digest of 1995 Symposium on VLSI Technology“ステップアップ書き込み電圧”を用いた書き込み方法は、メモリセルに印加する書き込み電圧を一定の割合（例えば０．２Ｖ/１０μｓｅｃ）で増加させると、しきい値電圧が同じ割合で（例えば０．２Ｖ/１０μｓｅｃ）で上昇する、という特性を利用している。さらに、例えば１０μｓｅｃごとにメモリセルのしきい値を検出し、メモリセルのしきい値が所定の書き込みベリファイ電圧に達したら、書き込みを抑制する。これにより、しきい値電圧は書き込みベリファイ電圧から０．２Ｖ以内に制御される。
【０００６】
上記の方法は、しきい値電圧が一定の割合で上昇することを利用してその制御を行っている。このため、書き込み電圧の初期値を十分に低くして、事前にしきい値が一定の割合で上昇するようにさせる、いわゆる事前書き込みを、書き込みベリファイ開始以前に行っている。
【０００７】
【発明が解決しようとする課題】
上記のように、“ステップアップ書き込み電圧”を用いた書き込み方法では、書き込み電圧の初期値を十分低くして、事前にしきい値が一定の割合で上昇するようにさせる、事前書き込みが必要である。このため、書き込み時間が長い、という事情がある。
【０００８】
この発明は、上記の事情に鑑み為されたもので、その目的は、事前書き込みにかかる時間を短縮し、事前書き込み期間と書き込み期間とがトータルされた書き込み時間を短縮することが可能な不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することにある。
【０００９】
上記目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、電気的にデータの書き換え可能な第１、第２の不揮発性半導体メモリセルと、前記第１、第２のメモリセルに同時に複数の書き込みパルスを印加して書き込みを行う書き込み制御回路とを備え、前記書き込み制御回路は、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、第１の事前書き込みパルスを印加し、前記第１の事前書き込みパルス印加後、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、前記第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加し、前記第１、第２の事前書き込みパルスを順に印加し、該第２の事前書き込みパルスを第１の事前書き込みパルスとする第２の事前書き込みパルスを印加するものであって、該第２の事前書き込みパルスを予め定められた数印加し、前記予め定められた数の第２の事前書き込みパルスを印加後、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせず、前記第１、第２のメモリセルに同時に、前記予め定められた数の最後の第２の事前書き込みパルスより低い初期電圧を持ち、前記第１の電位差より小さい第２の電位差ずつ、ほぼその電圧が高まっていく書き込みパルス列を印加し、前記書き込みパルス列の印加中、所定の書き込み状態に達したかどうかを検証するベリファイを行い、所定の書き込み状態に達した場合、メモリセルに対して書き込みを抑制する。
【００１１】
上記目的を達成するために、この発明の第２態様に係る不揮発性半導体記憶装置の書き込み制御方法は、共通のワード線に繋がり、それぞれ独立した２本のビット線に接続されている第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、第１の事前書き込みパルスを印加する工程と、前記第１の事前書き込みパルス印加後、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、前記第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加する工程と、前記第１、第２の事前書き込みパルスを順に印加し、該第２の事前書き込みパルスを第１の事前書き込みパルスとする第２の事前書き込みパルスを印加するものであって、該第２の事前書き込みパルスを予め定められた数印加し、前記予め定められた数の第２の事前書き込みパルスを印加後、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせず、前記第１、第２のメモリセルに同時に、前記予め定められた数の最後の第２の事前書き込みパルスより低い初期電圧を持ち、前記第１の電位差より小さい第２の電位差ずつ、ほぼその電圧が高まっていく書き込みパルス列を印加する工程と、前記書き込みパルス列の印加中、所定の書き込み状態に達したかどうかを検証するベリファイを行い、所定の書き込み状態に達した場合、メモリセルに対して書き込みを抑制する工程とを具備する。
【００１３】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
図１は、この発明の一実施形態に係わる不揮発性半導体記憶装置の一構成例を示すブロック図である。なお、この一実施形態では、不揮発性半導体記憶装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリに限って適用されるものではない。
【００１５】
メモリセルアレイ１は、不揮発性半導体メモリセルがマトリクス状に配置されている。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
【００１６】
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、メモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられている。
【００１７】
ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、選択したワード線に、消去、書き込み、読み出し、書き込みベリファイ、消去ベリファイに必要な電圧を印加する。
【００１８】
ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。
【００１９】
Ｐ型ウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型ウェルを制御する。
【００２０】
データ入出力バッファ６は、カラム制御回路２に、ＩＯ線を介して電気的に接続され、外部のホスト（図示せず）に、外部ＩＯ信号線を介して電気的に接続されている。データ入出力バッファ６には、例えば入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータを、ＩＯ線を介してカラム制御回路２に送り、また、カラム制御回路２から、ＩＯ線を介して読み出しデータを受け取る。さらにメモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インターフェース７に送る。
【００２１】
コマンド・インターフェース７は、外部制御信号線を介してホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断し、コマンド信号であれば受け取りコマンド信号としてステートマシン８に転送する。
【００２２】
ステートマシン８は、フラッシュメモリ全体の管理を行うものである。外部ホストからのコマンドを受け、読み出し、書き込み、書き込みベリファイ、消去、消去ベリファイ、データの入出力管理を行う。
【００２３】
図２は、図１に示すメモリセルアレイ１の一構成例を示す図である。
【００２４】
図２に示すように、メモリセルアレイ１は複数のブロック、例えば1024個のブロックBLOCK0〜BLOCK1023に分割されている。ブロックは消去の最小単位である。各ブロックBLOCKiは、4256個のNAND型メモリユニットで構成される。
【００２５】
この例では、各NAND型メモリユニットは４つの不揮発性半導体メモリセルＭが直列に接続されて構成され、その一端は選択ゲート線SGDに繋がる選択ゲートＳを介してビット線ＢＬに接続され、その他端は選択ゲート線SGSに繋がる選択ゲートＳを介して共通ソース線Ｃ-sourceに接続される。各々のメモリセルはワード線ＷＬに繋がる。１本のワード線ＷＬに繋がる4256個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、4256個のメモリセル分集まって、ページという書き込みと読み出しの最小単位を構成する。
【００２６】
図３は、図２に示す不揮発性メモリセルＭの一構造例を示す断面図である。
【００２７】
図３に示すように、Ｐ型半導体基板１１内にはＮ型ウェル１２が形成され、このＮ型ウェル１２内にＰ型ウェル１３が形成される。Ｐ型ウェル１３内にはＮ型拡散層１４が形成される。Ｎ型拡散層１４は、不揮発性メモリセルＭのソース及びドレインとなる。チャネル領域上にはトンネル絶縁膜１５が形成され、このトンネル絶縁膜１５上には浮遊ゲート１６が積層形成される。トンネル絶縁膜１５一例は、シリコン酸化膜である。浮遊ゲート１６上にはゲート間絶縁膜１７が形成され、ゲート間絶縁膜１７上には制御ゲート１８が形成される。ゲート間絶縁膜１７の一例は、二酸化シリコン、窒化シリコン及び二酸化シリコンからなる、いわゆるＯＮＯ膜である。制御ゲート１８はワード線ＷＬである。
【００２８】
図４は、図１に示すカラム制御回路２の一構成例を示すブロック図である。
【００２９】
図４に示すように、データ記憶回路ＤＳは、ビット線ＢＬ毎に設けられる。データ記憶回路ＤＳは、データ入出力線（ＩＯ線：IO0〜IO7）を介してデータ入出力バッファ６と接続され、書き込みデータや読み出しデータを記憶する。
【００３０】
各データ記憶回路ＤＳは、書き込み時には記憶データに従ってビット線ＢＬを制御してデータ書き込み制御を行い、読み出し時にはビット線ＢＬの電圧をセンスしてそのデータを記憶する。全てのデータ記憶回路ＤＳは、データの入出力時以外、共通の制御信号で制御されるために同時に働く。
【００３１】
図５は、この発明の一実施形態に係る不揮発性半導体記憶装置のデータとメモリセルＭのしきい値との関係を示す図である。なお、この関係は、一例として不揮発性半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合が想定されている。
【００３２】
消去は、例えば図３に示したＰ型ウェル１３に高電圧、例えば２０Ｖを印加し、制御ゲート１８を０Ｖとして行われる。浮遊ゲート１６からトンネル酸化膜１５を介して電子がＰ型ウェル１３に放出され、メモリセルＭのしきい値は読み出し電圧以下、例えば０Ｖ以下となる。この状態が“１”記憶状態である。
【００３３】
書き込みは、Ｐ型ウェル１３とＮ型拡散層１４とを０Ｖとして制御ゲート１８に書き込みパルス列Ｖpgmを印加して行われる。書き込みパルス列Ｖpgmについては後ほど詳しく説明する。書き込みパルス列Ｖpgmを印加することにより、チャネル領域から浮遊ゲート１６に電子が注入され、メモリセルＭのしきい値は正となる（“０”書き込み）。しきい値が、例えば書き込みベリファイ電圧、例えば０．８Ｖを超えたら、書き込みはメモリセル毎に抑制され、しきい値は、例えば十分４．５Ｖ以下になるように制御される。
【００３４】
表１、表２に消去、書き込み、読み出し、消去ベリファイ、書き込みベリファイ時の電圧関係の一例を示す。なお、表１、表２では、書き込み時及び読み出し時に、ワード線ＷＬ０〜ＷＬ３のうち、ＷＬ２が選択された場合を示す。
【００３５】
【表１】
【００３６】
【表２】
【００３７】
〔消去〕
表１に示すように、消去は、Ｐ型ウェル１３（Ｃ-p-well）を２０Ｖ、選択されたブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖとすることで行われる。これにより、メモリセルＭの浮遊ゲート１６から電子が放出されてしきい値が負となり、“１”状態になる。ここで、非選択ブロックのワード線、ビット線等はフローティングにされ、Ｐ型ウェル１３との容量結合により２０Ｖ近くとなっている。
【００３８】
〔書き込み〕
表１に示すように、書き込みは、選択されたワード線ＷＬ２に書き込みパルス列Ｖpgmを印加して行われる。選択されたビット線ＢＬを０Ｖとすると、浮遊ゲート１６に電子が注入され、しきい値が上昇する（“０”-書き込み）。しきい値の上昇を禁止するにはビット線ＢＬを電源電圧Ｖｄｄ（〜３Ｖ）とする（“１”-書き込み）。
【００３９】
〔読み出し〕
表２に示すように、読み出しは、選択されたワード線ＷＬ２に読み出し電圧０Ｖを印加して行われる。メモリセルＭのしきい値が読み出し電圧より低ければ、ビット線ＢＬと共通ソース線Ｃ-sourceとが導通し、ビット線ＢＬの電位は比較的低いレベル“Ｌ”となる。反対にメモリセルＭのしきい値が読み出し電圧以上ならビット線ＢＬと共通ソース線Ｃ-sourceとが非導通で、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００４０】
〔消去ベリファイ〕
表２に示すように、消去ベリファイは、選択されたブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖにして行われる。ＮＡＮＤ型メモリユニット内の、４つのメモリセルＭのしきい値が全て０Ｖより低ければ、ビット線ＢＬと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬの電位は比較的低いレベル“Ｌ”となる。いずれか一つのメモリセルＭのしきい値が０Ｖ以上なら、ビット線ＢＬと共通ソース線Ｃ-sourceが非導通で、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００４１】
〔書き込みベリファイ〕
書き込みベリファイは、選択されたワード線ＷＬ２にベリファイ電位０．８Ｖを印加して行う。メモリセルＭのしきい値がベリファイ電圧より低ければ、ビット線ＢＬと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬの電位は比較的低いレベル“Ｈ”となる。反対にメモリセルＭのしきい値がベリファイ電圧以上なら、ビット線ＢＬと共通ソース線Ｃ-sourceが非導通で、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００４２】
図６は、典型的な不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示す図である。
【００４３】
図６中、白四角は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示している。これら２つのメモリセルは同一のワード線ＷＬに繋がっている。どちらも初期的に消去されており、負のしきい値を持っている。
【００４４】
書き込み電圧Ｖpgmは、複数のパルスに分割されており、例えば０．２Ｖずつパルス毎に上がっていく。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は書き込み電圧Ｖpgmの電圧上昇率と同じ０．２Ｖ/パルスの速度で上がっていく。各書き込みパルス印加後に書き込みベリファイが行われ、書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線の電位はＶｄｄとされ、メモリセルごとに書き込みが抑制されていく。よって、しきい値は０．２Ｖの分布幅を持つ。ここで、初めの１０個の書き込みパルスは最も書き込み易いメモリセルのしきい値が０．２Ｖ/パルスで上昇するようにするために必要なもので、事前書き込みパルスと呼ばれる。事前書き込み中にメモリセルのしきい値が書き込みベリファイレベルに達することがないように、事前書き込みパルスの電圧は調整されるので、各事前書き込みパルス印加後には書き込みベリファイは行われない。上記調整は、例えばテスト工程で書き込み易さを測定し、事前書き込みパルスの電圧を決めるために用意されるヒューズを切断することで調整される。
【００４５】
図７は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示している。
【００４６】
図７中、白四角は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示している。これら２つのメモリセルは同一のワード線ＷＬに繋がっている。どちらも初期的に消去されており、負のしきい値を持っている。
【００４７】
事前書き込み電圧Ｖpgmは複数のパルス（最初の５パルス）に分割されており、例えば０．４Ｖずつパルスごとにあがっていく。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は事前書き込み電圧Ｖpgmの電圧上昇率と同じ０．４Ｖ/パルスの速度で上がっていく。事前書き込み中にメモリセルのしきい値が書き込みベリファイレベルに達することがないように事前書き込みパルスの電圧は調整されるので、各事前書き込みパルス印加後には書き込みベリファイは行われない。
【００４８】
書き込み電圧Ｖpgmは複数のパルス（６番目のパルス以降）に分割されており、その電圧値は、例えば０．２Ｖずつパルス毎に上がっていく。その初期値は事前書き込みパルスの最終電圧より、例えば０．８Ｖ低く、これにより、しきい値の上昇速度が０．４Ｖ/パルスから、ほぼ０．２Ｖ/パルスに抑制される。各書き込みパルス印加後に書き込みベリファイが行われ、しきい値が書き込みベリファイ電圧に達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止されていく。よって、しきい値は０．２Ｖの分布幅を持つ。
【００４９】
図６と図７を比較すると、事前書き込みのパルスの数が半分になることがわかる。
【００５０】
図８は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法の変形例とそのしきい値の制御を示している。
【００５１】
図８に示すように、各事前書き込みパルス印加後には書き込みベリファイは行われないので、事前書き込みパルス間のインターバルを０ｓｅｃとしている。実効的な効果は同じであり、これも事前書き込みパルス列といえる。
【００５２】
図９は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法のデータ書き込みアルゴリズムを示すフローチャートである。
【００５３】
まず、ホスト、例えば外部ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。
【００５４】
次に、例えば外部ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。
【００５５】
次に、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶回路ＤＳに対応する書き込みデータを設定する（Ｓ３）。
【００５６】
次に、例えば外部ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。
【００５７】
書き込みコマンドが設定されて、Ｓ５からＳ１８のステップが自動的に内部でステートマシン８によって起動される。
【００５８】
まず、書き込み電圧Ｖpgmの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ５）。
【００５９】
次に、データ記憶回路ＤＳのデータが０なら、“０”書き込みであるので、書き込み制御電圧であるビット線ＢＬの電圧を０Ｖに、データ記憶回路ＤＳのデータが１なら、“１”書き込みであるので書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ６）。
【００６０】
次に、設定された書き込み電圧Ｖpgmと書き込み制御電圧とを用いて、１ページ分のメモリセルに対して書き込みパルスを与える。これが書き込みステップである（Ｓ７）。
【００６１】
次に、書き込みカウンタＰＣが４より小さいか否かを判断する（Ｓ８）。４以上と判断されると書き込み状態を検出する書き込みベリファイとなり（Ｓ９）、所定の書き込み状態に達していると判断されたメモリセルに対応するデータ記憶回路ＤＳのデータを“０”から“１”に変更する。“１”を記憶しているデータ記憶回路ＤＳでは、その“１”が保持される。書き込みカウンタＰＣが４より小さい場合、書き込みベリファイはスキップされ、全てのデータ記憶回路ＤＳのデータが“１”であるか否かが判断される（Ｓ１０）。もし全てのデータ記憶回路ＤＳのデータ１であれば、書き込みステータスを“パス”に設定して書き込み終了となる（Ｓ１１）。データ記憶回路ＤＷのうち、１つでも“０”を記憶している場合、書き込みカウンタＰＣが２０より大きいか否かを判断する（Ｓ１２）。もし、書き込みカウンタＰＣが２０より大きい場合は書き込みステータスを“フェイル”に設定してデータ書き込みを終了する（Ｓ１３）。書き込みカウンタＰＣが２０以下であれば書き込みカウンタＰＣを調べる。
【００６２】
まず、書き込みカウンタＰＣが４より小さいか否かが判断され（Ｓ１４）、もし、書き込みカウンタＰＣが４以上ならそれが４か否かが判断される（Ｓ１６）。
【００６３】
１）書き込みカウンタＰＣが４より小さい場合は書き込みパルスの電圧を０．４Ｖ上げて書き込みカウンタＰＣを１つ上げる（Ｓ１５）。
【００６４】
２）書き込みカウンタＰＣが４の場合は書き込みパルスの電圧を０．８Ｖ下げて書き込みカウンタＰＣを１つ上げる（Ｓ１７）。
【００６５】
３）書き込みカウンタＰＣが４より大きい場合は書き込みパルスの電圧を００．２Ｖ上げて書き込みカウンタＰＣを１つ上げる（Ｓ１８）。
【００６６】
この後、ステップＳ６に戻り、ステップＳ１４からＳ１８によって図７に示される書き込みパルス列が実現される。
【００６７】
図１０はホストから見たこの発明の一実施形態に係る不揮発性半導体記憶装置で行われるデータ書き込み制御方法を示すタイミングチャートである。図１０では、データ書き込み制御方法を外部ＩＯ信号と外部制御信号とにより示している。
【００６８】
図１０に示すように、ホスト、例えば外部ホストがコマンドラッチイネーブル信号ＣＬＥを“Ｈ”としてデータ入出力線ＩＯｓからデータコマンド８０ｈを入力する。ライトイネーブルコマンドＷＥｎを“Ｌ”とすることでデータの入力が行われる。続いて、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”としてデータ入出力線ＩＯｓからアドレスＡ０〜Ａ３２を入力する。さらに１ページ分の書き込みデータをシリアルに入力する。書き込みコマンド１０ｈを入力するとビジー信号Ｒ/ＢｎがＮＡＮＮＤフラッシュメモリから出力され、その内部では図９に示したステップＳ５〜Ｓ１８が自動的に行われる。
【００６９】
ビジー信号Ｒ/Ｂｎが“Ｈ”に戻って（Ready状態）、ステータスリードコマンドコマンド７０ｈが投入され、書き込みステータス（status）、即ち書き込みがパスであるかフェイルあるかが読み出される。
【００７０】
上記一実施形態に係る不揮発性半導体記憶装置では、電気的にデータの書き換え可能な第１、第２の不揮発性半導体メモリセルと、第１、第２のメモリセルに同時に複数の書き込みパルスを印加して書き込みを行う書き込み制御回路とを備える。不揮発性半導体メモリセルの一例は、しきい値の制御が可能なトランジスタである。そのようなトランジスタの一例は、例えば図３に示した浮遊ゲート１６及び制御ゲート１８を有した、所謂スタックゲート構造の電界効果型トランジスタである。また、書き込み制御回路の一例は、一実施形態で説明した、カラム制御回路２、ロウ系制御回路３、ソース線制御回路４、Ｐ型ウェル制御回路５、データ入出力バッファ６、コマンド・インターフェース７．ステートマシン８を含む回路である。ただし、書き込み制御回路はこれらの回路３〜８を含まなくても、例えば図７に示した書き込み制御方法や、図８に示した書き込みアルゴリズムを行うことが可能な回路、あるいは装置であれば良い。
【００７１】
書き込み制御回路は、第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態に依らず、第１の事前書き込みパルスを印加する。そして、第１の事前書き込みパルスを印加した後、第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態に依らず、第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加する。これら第１、第２の事前書き込みパルスの例は、例えば図７に示した事前書き込み電圧Ｖpgmの最初の５パルス、あるいは例えば図８に示した事前書き込みパルス間のインターバルを０ｓｅｃとしたパルスである。また、第１の電位差の一例は、例えば０．４Ｖである。もちろん第１の電位差は、０．４Ｖに限られるものではない。
【００７２】
さらに書き込み制御回路は、第２の事前書き込みパルスを印加した後、第１、第２のメモリセルに同時に、第２の事前書き込みパルスより低い初期電圧を持ち、第１の電位差より小さい第２の電位差づつ、ほぼその電圧が高まっていく書き込みパルス列を印加する。そして、書き込みパルス列の印加中、所定の書き込み状態に達したと検出されたメモリセルに対して書き込みを抑制する。第２の事前書き込みパルスより低い初期電圧の一例は、例えば図７を参照して説明したように、第２の事前書き込みパルスより０．８Ｖ低い電圧である。もちろん初期電圧はこれに限られるものではない。また、第２の電位差の一例は、例えば０．２Ｖである。もちろん第２の電位差は、第１の電位差より小さければ良いので、０．２Ｖに限られるものではない。また、書き込みパルス列の一例は、図７に示した事前書き込み電圧Ｖpgmの６番目以降のパルスである。また、書き込みの抑制の一例は、書き込みベリファイである。
【００７３】
このようなこの発明の一実施形態に係る不揮発性半導体記憶装置によれば、例えば事前書き込み期間中の事前書き込みパルスのステップアップ電圧、即ち第１の電位差が、書き込み期間中の書き込みパルス列のステップアップ電圧、即ち第２の電位差よりも大きい。このため、例えば事前書き込み期間から書き込み期間にかけて書き込みパルスの電圧を均等にステップアップする書き込み方法に比べて、事前書き込み期間中にメモリセルのしきい値をより大きくシフトさせることが可能となる。事前書き込み期間中、メモリセルのしきい値がより大きくシフトするようになれば、事前書き込みにかかる時間を短縮することが可能となり、事前書き込み期間と書き込み期間とをトータルした書き込み時間を、短縮することが可能となる。
【００７４】
また、上記一実施形態に係る不揮発性半導体記憶装置では、第１の電位差が第２の電位差の２倍である。これによれば、事前書き込み期間中にメモリセルのしきい値を、書き込み期間中に比べて、例えば２倍以上シフトさせることができる。このため、例えば事前書き込み期間から書き込み期間にかけて書き込みパルスの電圧を均等にステップアップする書き込み方法に比べて、例えば事前書き込み期間を１／２に短縮することが可能となる。
【００７５】
また、上記一実施形態に係る不揮発性半導体記憶装置では、書き込みパルス列の初期電圧は、第２の事前書き込みパルスの電圧から第２の電位差の４倍低い。これによれば、例えば図６に示した書き込み方法に比べて事前書き込み電圧が上がる。このため、事前書き込みパルス印加後のしきい値が同じである、と仮定したならば、図６に示した書き込み方法に比べて、事前書き込みパルスの数を減らすことができる。事前書き込みパルスの数を減らすことができれば、事前書き込みに要する時間を短縮することが可能となる。
【００７６】
また、上記一実施形態に係る不揮発性半導体記憶装置では、第１、第２のメモリセルは共通のワード線に繋がっている。さらにこれら第１、第２のメモリセルは独立したビット線それぞれに接続されている。書き込み制御回路は、書き込みパルス列をワード線に印加し、所定の書き込み状態に達したと検出されたメモリセルに対応するビット線の電圧を上げて書き込みを抑制する。これによれば、書き込み期間中、所定の書き込み状態に達したメモリセルに対しては、書き込みを抑制するので、メモリセルのしきい値が無用にシフトしない、という効果を得ることができる。この効果は、例えば書き込み状態に対応するメモリセルのしきい値に、上限もしくは下限が設定されるような不揮発性半導体記憶装置への適用に際し有利である。このような不揮発性半導体記憶装置としては、読み出し時、非選択のメモリセルを導通させるＮＡＮＤ型フラッシュメモリや、所定の書き込み状態がいくつか設定される、所謂多値記憶型不揮発性半導体記憶装置を挙げることができる。
【００７７】
以上、この発明を一実施形態及びその変形例により説明したが、この発明は、一実施形態及びその変形例に限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。また、この発明の実施形態は、上記一実施形態が唯一のものではない。
【００７８】
また、この発明の一実施形態及びその変形例には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７９】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、事前書き込みにかかる時間を短縮し、事前書き込み期間と書き込み期間とがトータルされた書き込み時間を短縮することが可能な不揮発性半導体記憶装置およびそのデータ書き込み方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施形態に係わる不揮発性半導体記憶装置の一構成例を示すブロック図
【図２】図２は図１に示すメモリセルアレイ１の一構成例を示す図
【図３】図３は図２に示す不揮発性メモリセルＭの一構造例を示す断面図
【図４】図４は図１に示すカラム制御回路２の一構成例を示すブロック図
【図５】図５はこの発明の一実施形態に係る不揮発性半導体記憶装置のデータとメモリセルＭのしきい値との関係を示す図
【図６】図６は典型的な不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示す図
【図７】図７はこの発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示す図
【図８】図８はこの発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法の変形例とそのしきい値の制御を示す図
【図９】図９は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法のデータ書き込みアルゴリズムを示すフローチャート
【図１０】図１０はホストから見たこの発明の一実施形態に係る不揮発性半導体記憶装置で行われるデータ書き込み制御方法を示すタイミングチャート
【符号の説明】
１…メモリセルアレイ
２…カラム制御回路
３…ロウ制御回路
４…ソース線制御回路
５…Ｐウェル制御回路
６…データ入出力バッファ
７…コマンド・インターフェース
８…ステートマシン
１１…Ｐ型半導体基板
１２…Ｎ型ウェル
１３…Ｐ型ウェル
１４…Ｎ型拡散層
１５…トンネル絶縁膜
１６…浮遊ゲート
１７…ゲート間絶縁膜
１８…制御ゲート
BLOCK…メモリセルブロック
Page…ページ
ＢＬ…ビット線
ＷＬ…ワード線
ＳＧ…選択ゲート線
Ｃ-source…共通ソース線
Ｍ…不揮発性半導体メモリセル
Ｓ…選択ゲート
Ｃ-p-well…ウェル線
ＤＳ…データ記憶回路
【発明の属する技術分野】
この発明は不揮発性半導体記憶装置に係わり、例えばフラッシュメモリのデータ書き込みに関する。
【０００２】
【従来の技術】
フラッシュメモリは、メモリセルトランジスタの浮遊ゲートの電荷量を変える（消去・書き込み動作）ことでそのしきい値を変え、データを記憶する。例えば電子を放出してしきい値を負にして“１”データ、電子を注入して“０”データを記憶させる。
【０００３】
ＮＡＮＤフラッシュメモリでは、読み出し時に選択されているメモリセルのワード線に、例えば０Ｖを印加してデータを判別する。選択されていない複数のメモリセルは、選択されたメモリセルと直列に接続されている。このため、選択されていないメモリセルのワード線には、例えば４．５Ｖを印加し、選択されていないメモリセルをそのデータに依らず導通状態にしなければならない。このため、書き込み時に、書き込みされるメモリセルのしきい値は、０Ｖ以上、かつ十分に４．５Ｖ以下に抑えられるように制御されなければならない。
【０００４】
書き込み時におけるメモリセルのしきい値制御のため、“ステップアップ書き込み電圧”を用いた書き込み方法が広く使われている。この書き込み方法は、例えば下記文献に記載されている。
【０００５】
参考文献：Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp129-130, Digest of 1995 Symposium on VLSI Technology“ステップアップ書き込み電圧”を用いた書き込み方法は、メモリセルに印加する書き込み電圧を一定の割合（例えば０．２Ｖ/１０μｓｅｃ）で増加させると、しきい値電圧が同じ割合で（例えば０．２Ｖ/１０μｓｅｃ）で上昇する、という特性を利用している。さらに、例えば１０μｓｅｃごとにメモリセルのしきい値を検出し、メモリセルのしきい値が所定の書き込みベリファイ電圧に達したら、書き込みを抑制する。これにより、しきい値電圧は書き込みベリファイ電圧から０．２Ｖ以内に制御される。
【０００６】
上記の方法は、しきい値電圧が一定の割合で上昇することを利用してその制御を行っている。このため、書き込み電圧の初期値を十分に低くして、事前にしきい値が一定の割合で上昇するようにさせる、いわゆる事前書き込みを、書き込みベリファイ開始以前に行っている。
【０００７】
【発明が解決しようとする課題】
上記のように、“ステップアップ書き込み電圧”を用いた書き込み方法では、書き込み電圧の初期値を十分低くして、事前にしきい値が一定の割合で上昇するようにさせる、事前書き込みが必要である。このため、書き込み時間が長い、という事情がある。
【０００８】
この発明は、上記の事情に鑑み為されたもので、その目的は、事前書き込みにかかる時間を短縮し、事前書き込み期間と書き込み期間とがトータルされた書き込み時間を短縮することが可能な不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することにある。
【０００９】
上記目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、電気的にデータの書き換え可能な第１、第２の不揮発性半導体メモリセルと、前記第１、第２のメモリセルに同時に複数の書き込みパルスを印加して書き込みを行う書き込み制御回路とを備え、前記書き込み制御回路は、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、第１の事前書き込みパルスを印加し、前記第１の事前書き込みパルス印加後、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、前記第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加し、前記第１、第２の事前書き込みパルスを順に印加し、該第２の事前書き込みパルスを第１の事前書き込みパルスとする第２の事前書き込みパルスを印加するものであって、該第２の事前書き込みパルスを予め定められた数印加し、前記予め定められた数の第２の事前書き込みパルスを印加後、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせず、前記第１、第２のメモリセルに同時に、前記予め定められた数の最後の第２の事前書き込みパルスより低い初期電圧を持ち、前記第１の電位差より小さい第２の電位差ずつ、ほぼその電圧が高まっていく書き込みパルス列を印加し、前記書き込みパルス列の印加中、所定の書き込み状態に達したかどうかを検証するベリファイを行い、所定の書き込み状態に達した場合、メモリセルに対して書き込みを抑制する。
【００１１】
上記目的を達成するために、この発明の第２態様に係る不揮発性半導体記憶装置の書き込み制御方法は、共通のワード線に繋がり、それぞれ独立した２本のビット線に接続されている第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、第１の事前書き込みパルスを印加する工程と、前記第１の事前書き込みパルス印加後、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、前記第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加する工程と、前記第１、第２の事前書き込みパルスを順に印加し、該第２の事前書き込みパルスを第１の事前書き込みパルスとする第２の事前書き込みパルスを印加するものであって、該第２の事前書き込みパルスを予め定められた数印加し、前記予め定められた数の第２の事前書き込みパルスを印加後、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせず、前記第１、第２のメモリセルに同時に、前記予め定められた数の最後の第２の事前書き込みパルスより低い初期電圧を持ち、前記第１の電位差より小さい第２の電位差ずつ、ほぼその電圧が高まっていく書き込みパルス列を印加する工程と、前記書き込みパルス列の印加中、所定の書き込み状態に達したかどうかを検証するベリファイを行い、所定の書き込み状態に達した場合、メモリセルに対して書き込みを抑制する工程とを具備する。
【００１３】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
図１は、この発明の一実施形態に係わる不揮発性半導体記憶装置の一構成例を示すブロック図である。なお、この一実施形態では、不揮発性半導体記憶装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリに限って適用されるものではない。
【００１５】
メモリセルアレイ１は、不揮発性半導体メモリセルがマトリクス状に配置されている。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
【００１６】
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、メモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられている。
【００１７】
ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、選択したワード線に、消去、書き込み、読み出し、書き込みベリファイ、消去ベリファイに必要な電圧を印加する。
【００１８】
ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。
【００１９】
Ｐ型ウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型ウェルを制御する。
【００２０】
データ入出力バッファ６は、カラム制御回路２に、ＩＯ線を介して電気的に接続され、外部のホスト（図示せず）に、外部ＩＯ信号線を介して電気的に接続されている。データ入出力バッファ６には、例えば入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータを、ＩＯ線を介してカラム制御回路２に送り、また、カラム制御回路２から、ＩＯ線を介して読み出しデータを受け取る。さらにメモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インターフェース７に送る。
【００２１】
コマンド・インターフェース７は、外部制御信号線を介してホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、コマンドデータなのか、アドレスデータなのかを判断し、コマンド信号であれば受け取りコマンド信号としてステートマシン８に転送する。
【００２２】
ステートマシン８は、フラッシュメモリ全体の管理を行うものである。外部ホストからのコマンドを受け、読み出し、書き込み、書き込みベリファイ、消去、消去ベリファイ、データの入出力管理を行う。
【００２３】
図２は、図１に示すメモリセルアレイ１の一構成例を示す図である。
【００２４】
図２に示すように、メモリセルアレイ１は複数のブロック、例えば1024個のブロックBLOCK0〜BLOCK1023に分割されている。ブロックは消去の最小単位である。各ブロックBLOCKiは、4256個のNAND型メモリユニットで構成される。
【００２５】
この例では、各NAND型メモリユニットは４つの不揮発性半導体メモリセルＭが直列に接続されて構成され、その一端は選択ゲート線SGDに繋がる選択ゲートＳを介してビット線ＢＬに接続され、その他端は選択ゲート線SGSに繋がる選択ゲートＳを介して共通ソース線Ｃ-sourceに接続される。各々のメモリセルはワード線ＷＬに繋がる。１本のワード線ＷＬに繋がる4256個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、4256個のメモリセル分集まって、ページという書き込みと読み出しの最小単位を構成する。
【００２６】
図３は、図２に示す不揮発性メモリセルＭの一構造例を示す断面図である。
【００２７】
図３に示すように、Ｐ型半導体基板１１内にはＮ型ウェル１２が形成され、このＮ型ウェル１２内にＰ型ウェル１３が形成される。Ｐ型ウェル１３内にはＮ型拡散層１４が形成される。Ｎ型拡散層１４は、不揮発性メモリセルＭのソース及びドレインとなる。チャネル領域上にはトンネル絶縁膜１５が形成され、このトンネル絶縁膜１５上には浮遊ゲート１６が積層形成される。トンネル絶縁膜１５一例は、シリコン酸化膜である。浮遊ゲート１６上にはゲート間絶縁膜１７が形成され、ゲート間絶縁膜１７上には制御ゲート１８が形成される。ゲート間絶縁膜１７の一例は、二酸化シリコン、窒化シリコン及び二酸化シリコンからなる、いわゆるＯＮＯ膜である。制御ゲート１８はワード線ＷＬである。
【００２８】
図４は、図１に示すカラム制御回路２の一構成例を示すブロック図である。
【００２９】
図４に示すように、データ記憶回路ＤＳは、ビット線ＢＬ毎に設けられる。データ記憶回路ＤＳは、データ入出力線（ＩＯ線：IO0〜IO7）を介してデータ入出力バッファ６と接続され、書き込みデータや読み出しデータを記憶する。
【００３０】
各データ記憶回路ＤＳは、書き込み時には記憶データに従ってビット線ＢＬを制御してデータ書き込み制御を行い、読み出し時にはビット線ＢＬの電圧をセンスしてそのデータを記憶する。全てのデータ記憶回路ＤＳは、データの入出力時以外、共通の制御信号で制御されるために同時に働く。
【００３１】
図５は、この発明の一実施形態に係る不揮発性半導体記憶装置のデータとメモリセルＭのしきい値との関係を示す図である。なお、この関係は、一例として不揮発性半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合が想定されている。
【００３２】
消去は、例えば図３に示したＰ型ウェル１３に高電圧、例えば２０Ｖを印加し、制御ゲート１８を０Ｖとして行われる。浮遊ゲート１６からトンネル酸化膜１５を介して電子がＰ型ウェル１３に放出され、メモリセルＭのしきい値は読み出し電圧以下、例えば０Ｖ以下となる。この状態が“１”記憶状態である。
【００３３】
書き込みは、Ｐ型ウェル１３とＮ型拡散層１４とを０Ｖとして制御ゲート１８に書き込みパルス列Ｖpgmを印加して行われる。書き込みパルス列Ｖpgmについては後ほど詳しく説明する。書き込みパルス列Ｖpgmを印加することにより、チャネル領域から浮遊ゲート１６に電子が注入され、メモリセルＭのしきい値は正となる（“０”書き込み）。しきい値が、例えば書き込みベリファイ電圧、例えば０．８Ｖを超えたら、書き込みはメモリセル毎に抑制され、しきい値は、例えば十分４．５Ｖ以下になるように制御される。
【００３４】
表１、表２に消去、書き込み、読み出し、消去ベリファイ、書き込みベリファイ時の電圧関係の一例を示す。なお、表１、表２では、書き込み時及び読み出し時に、ワード線ＷＬ０〜ＷＬ３のうち、ＷＬ２が選択された場合を示す。
【００３５】
【表１】
【表２】
〔消去〕
表１に示すように、消去は、Ｐ型ウェル１３（Ｃ-p-well）を２０Ｖ、選択されたブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖとすることで行われる。これにより、メモリセルＭの浮遊ゲート１６から電子が放出されてしきい値が負となり、“１”状態になる。ここで、非選択ブロックのワード線、ビット線等はフローティングにされ、Ｐ型ウェル１３との容量結合により２０Ｖ近くとなっている。
【００３８】
〔書き込み〕
表１に示すように、書き込みは、選択されたワード線ＷＬ２に書き込みパルス列Ｖpgmを印加して行われる。選択されたビット線ＢＬを０Ｖとすると、浮遊ゲート１６に電子が注入され、しきい値が上昇する（“０”-書き込み）。しきい値の上昇を禁止するにはビット線ＢＬを電源電圧Ｖｄｄ（〜３Ｖ）とする（“１”-書き込み）。
【００３９】
〔読み出し〕
表２に示すように、読み出しは、選択されたワード線ＷＬ２に読み出し電圧０Ｖを印加して行われる。メモリセルＭのしきい値が読み出し電圧より低ければ、ビット線ＢＬと共通ソース線Ｃ-sourceとが導通し、ビット線ＢＬの電位は比較的低いレベル“Ｌ”となる。反対にメモリセルＭのしきい値が読み出し電圧以上ならビット線ＢＬと共通ソース線Ｃ-sourceとが非導通で、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００４０】
〔消去ベリファイ〕
表２に示すように、消去ベリファイは、選択されたブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖにして行われる。ＮＡＮＤ型メモリユニット内の、４つのメモリセルＭのしきい値が全て０Ｖより低ければ、ビット線ＢＬと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬの電位は比較的低いレベル“Ｌ”となる。いずれか一つのメモリセルＭのしきい値が０Ｖ以上なら、ビット線ＢＬと共通ソース線Ｃ-sourceが非導通で、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００４１】
〔書き込みベリファイ〕
書き込みベリファイは、選択されたワード線ＷＬ２にベリファイ電位０．８Ｖを印加して行う。メモリセルＭのしきい値がベリファイ電圧より低ければ、ビット線ＢＬと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬの電位は比較的低いレベル“Ｈ”となる。反対にメモリセルＭのしきい値がベリファイ電圧以上なら、ビット線ＢＬと共通ソース線Ｃ-sourceが非導通で、ビット線ＢＬの電位は比較的高いレベル“Ｈ”となる。
【００４２】
図６は、典型的な不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示す図である。
【００４３】
図６中、白四角は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示している。これら２つのメモリセルは同一のワード線ＷＬに繋がっている。どちらも初期的に消去されており、負のしきい値を持っている。
【００４４】
書き込み電圧Ｖpgmは、複数のパルスに分割されており、例えば０．２Ｖずつパルス毎に上がっていく。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は書き込み電圧Ｖpgmの電圧上昇率と同じ０．２Ｖ/パルスの速度で上がっていく。各書き込みパルス印加後に書き込みベリファイが行われ、書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線の電位はＶｄｄとされ、メモリセルごとに書き込みが抑制されていく。よって、しきい値は０．２Ｖの分布幅を持つ。ここで、初めの１０個の書き込みパルスは最も書き込み易いメモリセルのしきい値が０．２Ｖ/パルスで上昇するようにするために必要なもので、事前書き込みパルスと呼ばれる。事前書き込み中にメモリセルのしきい値が書き込みベリファイレベルに達することがないように、事前書き込みパルスの電圧は調整されるので、各事前書き込みパルス印加後には書き込みベリファイは行われない。上記調整は、例えばテスト工程で書き込み易さを測定し、事前書き込みパルスの電圧を決めるために用意されるヒューズを切断することで調整される。
【００４５】
図７は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示している。
【００４６】
図７中、白四角は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示している。これら２つのメモリセルは同一のワード線ＷＬに繋がっている。どちらも初期的に消去されており、負のしきい値を持っている。
【００４７】
事前書き込み電圧Ｖpgmは複数のパルス（最初の５パルス）に分割されており、例えば０．４Ｖずつパルスごとにあがっていく。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は事前書き込み電圧Ｖpgmの電圧上昇率と同じ０．４Ｖ/パルスの速度で上がっていく。事前書き込み中にメモリセルのしきい値が書き込みベリファイレベルに達することがないように事前書き込みパルスの電圧は調整されるので、各事前書き込みパルス印加後には書き込みベリファイは行われない。
【００４８】
書き込み電圧Ｖpgmは複数のパルス（６番目のパルス以降）に分割されており、その電圧値は、例えば０．２Ｖずつパルス毎に上がっていく。その初期値は事前書き込みパルスの最終電圧より、例えば０．８Ｖ低く、これにより、しきい値の上昇速度が０．４Ｖ/パルスから、ほぼ０．２Ｖ/パルスに抑制される。各書き込みパルス印加後に書き込みベリファイが行われ、しきい値が書き込みベリファイ電圧に達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止されていく。よって、しきい値は０．２Ｖの分布幅を持つ。
【００４９】
図６と図７を比較すると、事前書き込みのパルスの数が半分になることがわかる。
【００５０】
図８は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法の変形例とそのしきい値の制御を示している。
【００５１】
図８に示すように、各事前書き込みパルス印加後には書き込みベリファイは行われないので、事前書き込みパルス間のインターバルを０ｓｅｃとしている。実効的な効果は同じであり、これも事前書き込みパルス列といえる。
【００５２】
図９は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法のデータ書き込みアルゴリズムを示すフローチャートである。
【００５３】
まず、ホスト、例えば外部ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。
【００５４】
次に、例えば外部ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。
【００５５】
次に、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶回路ＤＳに対応する書き込みデータを設定する（Ｓ３）。
【００５６】
次に、例えば外部ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。
【００５７】
書き込みコマンドが設定されて、Ｓ５からＳ１８のステップが自動的に内部でステートマシン８によって起動される。
【００５８】
まず、書き込み電圧Ｖpgmの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ５）。
【００５９】
次に、データ記憶回路ＤＳのデータが０なら、“０”書き込みであるので、書き込み制御電圧であるビット線ＢＬの電圧を０Ｖに、データ記憶回路ＤＳのデータが１なら、“１”書き込みであるので書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ６）。
【００６０】
次に、設定された書き込み電圧Ｖpgmと書き込み制御電圧とを用いて、１ページ分のメモリセルに対して書き込みパルスを与える。これが書き込みステップである（Ｓ７）。
【００６１】
次に、書き込みカウンタＰＣが４より小さいか否かを判断する（Ｓ８）。４以上と判断されると書き込み状態を検出する書き込みベリファイとなり（Ｓ９）、所定の書き込み状態に達していると判断されたメモリセルに対応するデータ記憶回路ＤＳのデータを“０”から“１”に変更する。“１”を記憶しているデータ記憶回路ＤＳでは、その“１”が保持される。書き込みカウンタＰＣが４より小さい場合、書き込みベリファイはスキップされ、全てのデータ記憶回路ＤＳのデータが“１”であるか否かが判断される（Ｓ１０）。もし全てのデータ記憶回路ＤＳのデータ１であれば、書き込みステータスを“パス”に設定して書き込み終了となる（Ｓ１１）。データ記憶回路ＤＷのうち、１つでも“０”を記憶している場合、書き込みカウンタＰＣが２０より大きいか否かを判断する（Ｓ１２）。もし、書き込みカウンタＰＣが２０より大きい場合は書き込みステータスを“フェイル”に設定してデータ書き込みを終了する（Ｓ１３）。書き込みカウンタＰＣが２０以下であれば書き込みカウンタＰＣを調べる。
【００６２】
まず、書き込みカウンタＰＣが４より小さいか否かが判断され（Ｓ１４）、もし、書き込みカウンタＰＣが４以上ならそれが４か否かが判断される（Ｓ１６）。
【００６３】
１）書き込みカウンタＰＣが４より小さい場合は書き込みパルスの電圧を０．４Ｖ上げて書き込みカウンタＰＣを１つ上げる（Ｓ１５）。
【００６４】
２）書き込みカウンタＰＣが４の場合は書き込みパルスの電圧を０．８Ｖ下げて書き込みカウンタＰＣを１つ上げる（Ｓ１７）。
【００６５】
３）書き込みカウンタＰＣが４より大きい場合は書き込みパルスの電圧を００．２Ｖ上げて書き込みカウンタＰＣを１つ上げる（Ｓ１８）。
【００６６】
この後、ステップＳ６に戻り、ステップＳ１４からＳ１８によって図７に示される書き込みパルス列が実現される。
【００６７】
図１０はホストから見たこの発明の一実施形態に係る不揮発性半導体記憶装置で行われるデータ書き込み制御方法を示すタイミングチャートである。図１０では、データ書き込み制御方法を外部ＩＯ信号と外部制御信号とにより示している。
【００６８】
図１０に示すように、ホスト、例えば外部ホストがコマンドラッチイネーブル信号ＣＬＥを“Ｈ”としてデータ入出力線ＩＯｓからデータコマンド８０ｈを入力する。ライトイネーブルコマンドＷＥｎを“Ｌ”とすることでデータの入力が行われる。続いて、アドレスラッチイネーブル信号ＡＬＥを“Ｈ”としてデータ入出力線ＩＯｓからアドレスＡ０〜Ａ３２を入力する。さらに１ページ分の書き込みデータをシリアルに入力する。書き込みコマンド１０ｈを入力するとビジー信号Ｒ/ＢｎがＮＡＮＮＤフラッシュメモリから出力され、その内部では図９に示したステップＳ５〜Ｓ１８が自動的に行われる。
【００６９】
ビジー信号Ｒ/Ｂｎが“Ｈ”に戻って（Ready状態）、ステータスリードコマンドコマンド７０ｈが投入され、書き込みステータス（status）、即ち書き込みがパスであるかフェイルあるかが読み出される。
【００７０】
上記一実施形態に係る不揮発性半導体記憶装置では、電気的にデータの書き換え可能な第１、第２の不揮発性半導体メモリセルと、第１、第２のメモリセルに同時に複数の書き込みパルスを印加して書き込みを行う書き込み制御回路とを備える。不揮発性半導体メモリセルの一例は、しきい値の制御が可能なトランジスタである。そのようなトランジスタの一例は、例えば図３に示した浮遊ゲート１６及び制御ゲート１８を有した、所謂スタックゲート構造の電界効果型トランジスタである。また、書き込み制御回路の一例は、一実施形態で説明した、カラム制御回路２、ロウ系制御回路３、ソース線制御回路４、Ｐ型ウェル制御回路５、データ入出力バッファ６、コマンド・インターフェース７．ステートマシン８を含む回路である。ただし、書き込み制御回路はこれらの回路３〜８を含まなくても、例えば図７に示した書き込み制御方法や、図８に示した書き込みアルゴリズムを行うことが可能な回路、あるいは装置であれば良い。
【００７１】
書き込み制御回路は、第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態に依らず、第１の事前書き込みパルスを印加する。そして、第１の事前書き込みパルスを印加した後、第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態に依らず、第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加する。これら第１、第２の事前書き込みパルスの例は、例えば図７に示した事前書き込み電圧Ｖpgmの最初の５パルス、あるいは例えば図８に示した事前書き込みパルス間のインターバルを０ｓｅｃとしたパルスである。また、第１の電位差の一例は、例えば０．４Ｖである。もちろん第１の電位差は、０．４Ｖに限られるものではない。
【００７２】
さらに書き込み制御回路は、第２の事前書き込みパルスを印加した後、第１、第２のメモリセルに同時に、第２の事前書き込みパルスより低い初期電圧を持ち、第１の電位差より小さい第２の電位差づつ、ほぼその電圧が高まっていく書き込みパルス列を印加する。そして、書き込みパルス列の印加中、所定の書き込み状態に達したと検出されたメモリセルに対して書き込みを抑制する。第２の事前書き込みパルスより低い初期電圧の一例は、例えば図７を参照して説明したように、第２の事前書き込みパルスより０．８Ｖ低い電圧である。もちろん初期電圧はこれに限られるものではない。また、第２の電位差の一例は、例えば０．２Ｖである。もちろん第２の電位差は、第１の電位差より小さければ良いので、０．２Ｖに限られるものではない。また、書き込みパルス列の一例は、図７に示した事前書き込み電圧Ｖpgmの６番目以降のパルスである。また、書き込みの抑制の一例は、書き込みベリファイである。
【００７３】
このようなこの発明の一実施形態に係る不揮発性半導体記憶装置によれば、例えば事前書き込み期間中の事前書き込みパルスのステップアップ電圧、即ち第１の電位差が、書き込み期間中の書き込みパルス列のステップアップ電圧、即ち第２の電位差よりも大きい。このため、例えば事前書き込み期間から書き込み期間にかけて書き込みパルスの電圧を均等にステップアップする書き込み方法に比べて、事前書き込み期間中にメモリセルのしきい値をより大きくシフトさせることが可能となる。事前書き込み期間中、メモリセルのしきい値がより大きくシフトするようになれば、事前書き込みにかかる時間を短縮することが可能となり、事前書き込み期間と書き込み期間とをトータルした書き込み時間を、短縮することが可能となる。
【００７４】
また、上記一実施形態に係る不揮発性半導体記憶装置では、第１の電位差が第２の電位差の２倍である。これによれば、事前書き込み期間中にメモリセルのしきい値を、書き込み期間中に比べて、例えば２倍以上シフトさせることができる。このため、例えば事前書き込み期間から書き込み期間にかけて書き込みパルスの電圧を均等にステップアップする書き込み方法に比べて、例えば事前書き込み期間を１／２に短縮することが可能となる。
【００７５】
また、上記一実施形態に係る不揮発性半導体記憶装置では、書き込みパルス列の初期電圧は、第２の事前書き込みパルスの電圧から第２の電位差の４倍低い。これによれば、例えば図６に示した書き込み方法に比べて事前書き込み電圧が上がる。このため、事前書き込みパルス印加後のしきい値が同じである、と仮定したならば、図６に示した書き込み方法に比べて、事前書き込みパルスの数を減らすことができる。事前書き込みパルスの数を減らすことができれば、事前書き込みに要する時間を短縮することが可能となる。
【００７６】
また、上記一実施形態に係る不揮発性半導体記憶装置では、第１、第２のメモリセルは共通のワード線に繋がっている。さらにこれら第１、第２のメモリセルは独立したビット線それぞれに接続されている。書き込み制御回路は、書き込みパルス列をワード線に印加し、所定の書き込み状態に達したと検出されたメモリセルに対応するビット線の電圧を上げて書き込みを抑制する。これによれば、書き込み期間中、所定の書き込み状態に達したメモリセルに対しては、書き込みを抑制するので、メモリセルのしきい値が無用にシフトしない、という効果を得ることができる。この効果は、例えば書き込み状態に対応するメモリセルのしきい値に、上限もしくは下限が設定されるような不揮発性半導体記憶装置への適用に際し有利である。このような不揮発性半導体記憶装置としては、読み出し時、非選択のメモリセルを導通させるＮＡＮＤ型フラッシュメモリや、所定の書き込み状態がいくつか設定される、所謂多値記憶型不揮発性半導体記憶装置を挙げることができる。
【００７７】
以上、この発明を一実施形態及びその変形例により説明したが、この発明は、一実施形態及びその変形例に限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。また、この発明の実施形態は、上記一実施形態が唯一のものではない。
【００７８】
また、この発明の一実施形態及びその変形例には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７９】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、事前書き込みにかかる時間を短縮し、事前書き込み期間と書き込み期間とがトータルされた書き込み時間を短縮することが可能な不揮発性半導体記憶装置およびそのデータ書き込み方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施形態に係わる不揮発性半導体記憶装置の一構成例を示すブロック図
【図２】図２は図１に示すメモリセルアレイ１の一構成例を示す図
【図３】図３は図２に示す不揮発性メモリセルＭの一構造例を示す断面図
【図４】図４は図１に示すカラム制御回路２の一構成例を示すブロック図
【図５】図５はこの発明の一実施形態に係る不揮発性半導体記憶装置のデータとメモリセルＭのしきい値との関係を示す図
【図６】図６は典型的な不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示す図
【図７】図７はこの発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法とそのしきい値の制御を示す図
【図８】図８はこの発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法の変形例とそのしきい値の制御を示す図
【図９】図９は、この発明の一実施形態に係る不揮発性半導体記憶装置で行われる書き込み方法のデータ書き込みアルゴリズムを示すフローチャート
【図１０】図１０はホストから見たこの発明の一実施形態に係る不揮発性半導体記憶装置で行われるデータ書き込み制御方法を示すタイミングチャート
【符号の説明】
１…メモリセルアレイ
２…カラム制御回路
３…ロウ制御回路
４…ソース線制御回路
５…Ｐウェル制御回路
６…データ入出力バッファ
７…コマンド・インターフェース
８…ステートマシン
１１…Ｐ型半導体基板
１２…Ｎ型ウェル
１３…Ｐ型ウェル
１４…Ｎ型拡散層
１５…トンネル絶縁膜
１６…浮遊ゲート
１７…ゲート間絶縁膜
１８…制御ゲート
BLOCK…メモリセルブロック
Page…ページ
ＢＬ…ビット線
ＷＬ…ワード線
ＳＧ…選択ゲート線
Ｃ-source…共通ソース線
Ｍ…不揮発性半導体メモリセル
Ｓ…選択ゲート
Ｃ-p-well…ウェル線
ＤＳ…データ記憶回路
Claims (5)
- 電気的にデータの書き換え可能な第１、第２の不揮発性半導体メモリセルと、
前記第１、第２のメモリセルに同時に複数の書き込みパルスを印加して書き込みを行う書き込み制御回路とを備え、
前記書き込み制御回路は、
前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、第１の事前書き込みパルスを印加し、
前記第１の事前書き込みパルス印加後、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、前記第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加し、
前記第１、第２の事前書き込みパルスを順に印加し、該第２の事前書き込みパルスを第１の事前書き込みパルスとする第２の事前書き込みパルスを印加するものであって、該第２の事前書き込みパルスを予め定められた数印加し、前記予め定められた数の第２の事前書き込みパルスを印加後、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせず、前記第１、第２のメモリセルに同時に、前記予め定められた数の最後の第２の事前書き込みパルスより低い初期電圧を持ち、前記第１の電位差より小さい第２の電位差ずつ、ほぼその電圧が高まっていく書き込みパルス列を印加し、前記書き込みパルス列の印加中、所定の書き込み状態に達したかどうかを検証するベリファイを行い、所定の書き込み状態に達した場合、メモリセルに対して書き込みを抑制することを特徴とする不揮発性半導体記憶装置。 - 前記第１の電位差は前記第２の電位差の２倍である、ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記書き込みパルス列の初期電圧は、前記第２の事前書き込みパルスの電圧から前記第２の電位差の４倍だけ低い、ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記２つの第１、第２のメモリセルは共通のワード線に繋がり、それぞれが独立した２本のビット線に接続され、前記書き込み制御回路は前記書き込みパルスを前記ワード線に印加し、所定の書き込み状態に達したと検出されたメモリセルに対応するビット線の電圧を上げて書き込みを抑制することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 共通のワード線に繋がり、それぞれ独立した２本のビット線に接続されている第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、第１の事前書き込みパルスを印加する工程と、
前記第１の事前書き込みパルス印加後、前記第１、第２のメモリセルに同時に、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせずに、前記第１の事前書き込みパルスより第１の電位差だけ高い第２の事前書き込みパルスを印加する工程と、
前記第１、第２の事前書き込みパルスを順に印加し、該第２の事前書き込みパルスを第１の事前書き込みパルスとする第２の事前書き込みパルスを印加するものであって、該第２の事前書き込みパルスを予め定められた数印加し、前記予め定められた数の第２の事前書き込みパルスを印加後、これら第１、第２のメモリセルの書き込み状態を検証するベリファイをせず、前記第１、第２のメモリセルに同時に、前記予め定められた数の最後の第２の事前書き込みパルスより低い初期電圧を持ち、前記第１の電位差より小さい第２の電位差ずつ、ほぼその電圧が高まっていく書き込みパルス列を印加する工程と、
前記書き込みパルス列の印加中、所定の書き込み状態に達したかどうかを検証するベリファイを行い、所定の書き込み状態に達した場合、メモリセルに対して書き込みを抑制する工程とを具備することを特徴とする不揮発性半導体記憶装置の書き込み制御方法。
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