CN1467752A - 非易失性半导体存储装置和它的数据写入方法 - Google Patents

Abstract

提供能缩短把预先写入期间和写入期间合计的写入期间的非易失性半导体存储装置，包括：能电改写数据的第一、第二非易失性半导体存储单元(M)；在所述第一、第二存储单元上同时施加多个写入脉冲，进行写入的写入控制电路(3～8)。写入控制电路(3～8)不依存于第一、第二存储单元的写入状态，在其上同时施加第一预先写入脉冲；在施加后，不依存于它们的写入状态，在第一、第二存储单元上同时施加比第一预先写入脉冲高出第一电位差的第二预先写入脉冲。然后，在第一、第二存储单元上同时施加具有比第二预先写入脉冲低的初始电压且以比第一电位差小的第二电位差使电压不断升高的写入脉冲列。

Description

非易失性半导体存储装置和它的数据写入方法

技术领域

本发明涉及非易失性半导体存储装置，例如涉及闪存的数据写入。

背景技术

闪存通过改变存储单元晶体管的浮栅的电荷量(擦除、写入动作)来改变其阈值并存储数据。例如，放出电子，使阈值为负来存储数据“1”，注入电子来存储数据“0”。

在NAND闪存中，在读出时被选存储单元的字线上施加例如0V来判别数据。未被选多个存储单元与被选存储单元串联。因此，在未被选存储单元的字线上例如施加4.5V，就必须不依存于该数据而使未被选存储单元为导通状态。因此，在写入时必须进行控制，使被写入的存储单元的阈值为0V以上，并且充分抑制在4.5V以下。

为了写入时的存储单元的阈值控制，广泛使用“提高写入电压”的写入方法。该写入方法例如记载在以下的文献中。

参考文献：Fast and Accurate Programming Method forMulti-level NAND EEPROMs.pp129-130，Digest of 1995 Symposiumon VLSI Technology

“提高写入电压”的写入方法利用如果使施加在存储单元上的写入电压以一定比例(例如0.2V/10μsec)增加，阈值电压就以相同的比例(例如0.2V/10μsec)上升的特性。例如每10μsec检测存储单元的阈值，如果存储单元的阈值达到给定的写入校验电压，就抑制写入。据此，把阈值电压控制在离写入校验电压0.2V以内。

所述的方法利用阈值电压以一定的比例上升来进行该控制。因此，在写入校验开始以前，使写入电压的初始值充分低，预先进行使阈值以一定比例上升的所谓的预先写入。

如上所述，在使用“提高写入电压”的写入方法中，使写入电压的初始值充分低，预先使阈值以一定比例上升的预先写入是必要的。因此，存在写入时间长的事实。

发明内容

本发明是鉴于所述事实而提出的，其目的在于：提供缩短预先写入所需时间，能缩短把预先写入期间和写入期间合计的写入时间的非易失性半导体存储装置和它的数据写入方法。

为了实现所述目的，本发明的第一形态的非易失性半导体存储装置具有：能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路。而且，所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加第一预先写入脉冲；在施加了所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲；在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列。

为了实现所述目的，本发明的第二形态的非易失性半导体存储装置具有：能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路。而且，所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加预先写入脉冲；在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述预先写入脉冲低的初始电压且以给定的电位差使电压不断升高的写入脉冲列，在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入。

为了实现所述目的，本发明的第三形态的非易失性半导体存储装置的写入控制方法具有：不依存于连接公共的字线且分别连接着独立的2条位线的第一、第二存储单元的写入状态，向第一、第二存储单元同时施加第一预先写入脉冲的步骤；在施加所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲的步骤；在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列的步骤；在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入的步骤。

为了实现所述目的，本发明的第四形态的非易失性半导体存储装置的写入控制方法具有：不依存于连接公共的字线且分别连接着独立的2条位线的第一、第二存储单元的写入状态，向第一、第二存储单元同时施加预先写入脉冲的步骤；在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述预先写入脉冲低的初始电压且以给定的电位差使电压不断升高的写入脉冲列的步骤；在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入的步骤。

根据本发明，能提供能缩短预先写入所需时间，能缩短把预先写入期间和写入期间合计的写入期间的非易失性半导体存储装置和它的数据写入方法。

附图说明

下面简要说明附图。

图1是表示本发明的一个实施例的非易失性半导体存储装置的一个结构例的框图。

图2是表示图1所示的存储单元阵列1的一个结构例的图。

图3是表示图2所示的非易失性存储单元M的一个结构例的剖视图。

图4是表示图1所示的列控制电路2的一个结构例的框图。

图5是表示本发明一个实施例的非易失性半导体存储装置的数据和存储单元M的阈值之间关系的图。

图6是表示用典型的非易失性半导体存储装置进行的写入方法和它的阈值控制的图。

图7是表示用本发明一个实施例的非易失性半导体存储装置进行的写入方法和它的阈值控制的图。

图8是表示用本发明一个实施例的非易失性半导体存储装置进行的写入方法变形例和它的阈值控制的图。

图9是表示用本发明一个实施例的非易失性半导体存储装置进行的写入方法的数据写入算法的流程图。

图10是表示从主机观察的用本发明一个实施例的非易失性半导体存储装置进行的数据写入控制方法的定时图表。

下面简要说明附图符号。

1-存储单元阵列；2-列控制电路；3-行控制电路；4-源线控制电路；5-P阱控制电路；6-数据输入输出缓存器；7-指令接口；8-状态机；11-P型半导体衬底；12-N型阱；13-P型阱；14-N型扩散层；15-隧道绝缘膜；16-浮栅；17-栅间绝缘膜；18-控制栅；BLOCK-存储单元块；Page-页；BL-位线；WL-字线；SG-选择栅线；C-source-公共源线；M-非易失性半导体存储单元；S-选择栅；C-p-well-阱线；DS-数据存储电路。

具体实施方式

下面，参照附图，说明本发明的一个实施例。在说明时，在所有图中，对公共部分赋予了公共的参照符号。

图1是表示本发明的一个实施例的非易失性半导体存储装置的一个结构例的框图。须指出的是，在本实施例中，作为非易失性半导体存储装置的一个例子，表示了NAND型闪存，但是本发明并不局限于NAND型闪存。

存储单元阵列1把非易失性半导体存储单元配置为矩阵状。非易失性半导体存储单元的一个例子是闪存单元。

列控制电路2控制存储单元阵列1的位线，进行存储单元的数据擦除、对存储单元的数据写入、来自存储单元的数据的读出。与存储单元阵列1邻接设置了列控制电路2。

行控制电路3选择存储单元阵列1的字线，对被选字线施加擦除、写入、读出、写入校验、擦除校验所必要的电压。

源线控制电路(C-source控制电路)4控制存储单元阵列1的源线。

P阱控制电路(C-p-well控制电路)5控制形成有存储单元阵列1的P型阱。

数据输入输出缓存器6通过IO线电连接列控制电路2，通过外部IO信号线电连接外部的主机(未图示)。在数据输入输出缓存器6中配置有例如缓冲电路。数据输入输出缓存器6进行写入数据的接收、读出数据的输出、地址数据和指令数据的接收。数据输入输出缓存器6通过IO线向列控制电路2发送接收的写入数据，并且从列控制电路2，通过IO线接收读出数据。为了选择存储单元阵列1的地址，从外部输入的地址数据通过状态机8发送给列控制电路2和行控制电路3。另外，把来自外部主机的指令数据发送给指令接口7。

指令接口7通过外部控制信号线接收来自主机的控制信号，判断输入到数据输入输出缓存器6中的数据是写入数据、还是指令数据、还是地址数据，如果是指令信号，就作为接收的指令信号传输给状态机8。

状态机8进行闪存全体的管理。接收来自外部主机的指令，进行读出、写入、写入校验、擦除、擦除校验、数据的输入输出管理。

图2是表示图1所示的存储单元阵列1的一个结构例的图。

如图2所示，存储单元阵列1被分割为多个块，例如1024个块BLOCK0～BLOCK1023。块是擦除的最小单位。各块BLOCKi由4256个NAND型存储单位构成。

在本例子中，各NAND型存储单位由4个非易失性半导体存储单元M串联构成，它的一端通过连接选择栅线SGD的选择栅S连接了位线BL，另一端通过连接选择栅线SGS的选择栅S连接了公共源线C-source。各存储单元连接着字线WL。对于与一条字线WL相连的4256个存储单元，同时进行数据的写入和读出。把各存储单元存储的1位数据集中4256个存储单元，构成称作页的写入和读出的最小单位。

图3是表示图2所示的非易失性存储单元M的一个结构例的剖视图。

如图3所示，在P型半导体衬底11内形成了N型阱12，在该N型阱12内形成P型阱13。在P型阱13内形成了N型扩散层14。N型扩散层14成为非易失性存储单元M的源极和漏极。在沟道区域上形成了隧道绝缘膜15，在该隧道绝缘膜15上层叠形成了浮栅16。隧道绝缘膜15的一个例子是氧化硅膜。在浮栅16上形成了栅间绝缘膜17，在栅间绝缘膜17上形成了控制栅18。栅间绝缘膜17的一个例子是由二氧化硅、氮化硅以及二氧化硅构成的所谓的ONO膜。控制栅18是字线WL。

图4是表示图1所示的列控制电路2的一个结构例的框图。

如图4所示，对各位线BL设置了数据存储电路DS。数据存储电路DS通过数据输入输出线(IO线：IO0～IO7)与数据输入输出缓存器6连接，存储写入数据和读出数据。

各数据存储电路DS在写入时，根据存储的数据控制位线BL，进行数据写入控制，在读出时，读出位线BL的电压来存储该数据。所有的数据存储电路DS在数据的输入输出时以外，被公共的控制信号控制，所以同时工作。

图5是表示本发明一个实施例的非易失性半导体存储装置的数据和存储单元M的阈值之间关系的图。须指出的是，该关系是假定作为一个例子，非易失性半导体存储装置是NAND型闪存时。

例如，对图3所示的P型阱13施加高电压、例如20V，使控制栅18为0V，进行擦除。从浮栅16通过隧道氧化膜15向P型阱13放出电子，存储单元M的阈值变为读出电压以下，例如0V以下。该状态是“1”存储状态。

使P型阱13和N型扩散层14为0V，在控制栅18上施加写入脉冲列Vpgm，进行写入。后面将详细描述写入脉冲列Vpgm。通过施加写入脉冲列Vpgm，从沟道区域向浮栅16注入了电子，存储单元M的阈值变为正(写入“0”)。如果阈值超过写入校验电压，例如超过0.8V，就对各存储单元抑制写入，充分控制阈值在例如4.5V以下。

在表1、表2中表示擦除、写入、读出、擦除校验、写入校验时的电压关系的一个例子。须指出的是，在表1、表2中，表示了在写入时和读出时，选择了字线WL0～WL3中的WL2时的情形。

[表1]

	擦除	写入“0”	写入“1”
				BL	浮置	0V	3V
SGD	浮置	3V	3V
				WL3	0V	10V	10V
WL2	0V	Vpgm	Vpgm
				WL1	0V	10V	10V
WL0	0V	10V	10V
				SGS	浮置	0V	0V
C-source	浮置	0V	0V
				C-p-well	20V	0V	0V

[表2]

	读出	擦除校验	写入校验
				BL	H或L	H或L	H或L
SGD	4.5V	4.5V	4.5V
				WL3	4.5V	0V	4.5V
WL2	0V	0V	0.8V
				WL1	4.5V	0V	4.5V
WL0	4.5V	0V	4.5V
				SGS	4.5V	4.5V	4.5V
C-source	0V	0V	0V
				C-p-well	0V	0V	0V

[擦除]

如表1所示，通过使P型阱13(C-p-well)为20V，被选块的所有字线WL0～WL3为0V，进行擦除。据此，电子从存储单元M的浮栅16放出，阈值变为负，成为“1”状态。这里，未被选块的字线、位线等浮置，通过与P型阱13的电容耦合，变为接近20V。

[写入]

如表1所示，在被选字线WL2上施加写入脉冲列Vpgm，进行写入。如果使被选位线BL为0V，则电子注入浮栅16，阈值上升(写入“0”)。为了禁止阈值上升，使位线BL为电源电压Vdd(～3V)(写入“1”)。

[读出]

如表2所示，在被选字线WL2上施加读出电压0V，进行读出。如果存储单元M的阈值比读出电压低，则位线BL和公共源线C-source导通，位线BL的电位变为比较低的电平“L”。相反，如果存储单元M的阈值为读出电压以上，则位线BL和公共源线C-source不导通，位线BL的电位变为比较高的电平“H”。

[擦除校验]

如表2所示，使被选块的所有字线WL0～WL3为0V，进行擦除校验。如果NAND型存储单位内的四个存储单元M的阈值都比0V低，则位线BL和公共源线C-source导通，位线BL的电位变为比较低的电平“L”。如果任意一个存储单元M的阈值为0V以上，则位线BL和公共源线C-source不导通，位线BL的电位变为比较高的电平“H”。

[写入校验]

在被选字线WL2上施加校验电位0.8V，进行写入校验。如果存储单元M的阈值比校验电压低，则位线BL和公共源线C-source导通，位线BL的电位变为比较低的电平“L”。相反，如果存储单元M的阈值为校验电压以上，则位线BL和公共源线C-source不导通，位线BL的电位变为比较高的电平“H”。

图6是表示用典型的非易失性半导体存储装置进行的写入方法和它的阈值控制的图。

图6中，白四边形表示容易写入的存储单元的阈值，黑四边形表示难以写入的存储单元的阈值。这两个存储单元连接着同一字线WL。哪一个都是初始被擦除，具有负的阈值。

写入电压Vpgm被分割为多个脉冲，例如以0.2V使各脉冲不断上升。如果写入控制电压的位线BL的电压为0V，则数个脉冲后，阈值以与写入电压Vpgm的电压上升率相同的0.2V/脉冲的速度上升。施加了各写入脉冲后，进行写入校验，检测到阈值达到写入校验电压的存储单元的位线电位为Vdd，对各存储单元抑制写入。因此，阈值具有0.2V的分布宽度。这里，因为开始的10个写入脉冲是为了使最容易写入的存储单元的阈值以0.2V/脉冲上升所必要的，所以被称作预先写入脉冲。在预先写入中，调整了预先写入脉冲的电压，使存储单元的阈值不达到写入校验电平，所以在施加各预先写入脉冲后，不进行写入校验。例如在测试步骤中，测定写入容易度，通过切断用于决定预先写入脉冲的电压而准备的保险丝，进行所述调整。

图7表示用本发明一个实施例的非易失性半导体存储装置进行的写入方法和它的阈值控制。

图7中，白四边形表示容易写入的存储单元的阈值，黑四边形表示难以写入的存储单元的阈值。这两个存储单元连接着同一字线WL。哪一个都是初始被擦除，具有负的阈值。

预先写入电压Vpgm被分割为多个脉冲(最初的5脉冲)，例如以0.4V使各脉冲不断上升。如果写入控制电压的位线BL的电压为0V，则数个脉冲后，阈值以与预先写入电压Vpgm的电压上升率相同的0.4V/脉冲的速度上升。在预先写入中，调整了预先写入脉冲的电压，使存储单元的阈值不达到写入校验电平，所以在施加各预先写入脉冲后，不进行写入校验。

预先写入电压Vpgm被分割为多个脉冲(第六脉冲以后)，它的电压值例如以0.2V使脉冲不断上升。它的初始值比预先写入脉冲的最终电压例如0.8V低，据此，阈值的上升速度从0.4V/脉冲抑制到几乎0.2V/脉冲。在施加了各写入脉冲后，进行写入校验，使检测到阈值达到了写入校验电压的存储单元的位线电压为Vdd，禁止对各存储单元的写入。因此，阈值具有0.2V的分布宽度。

如果比较图6和图7，则可知预先写入脉冲的数量变为一半。

图8表示用本发明一个实施例的非易失性半导体存储装置进行的写入方法变形例和它的阈值控制。

如图8所示，在施加了各预先写入脉冲后，不进行写入校验，所以预先写入脉冲间的间隔为0Sec。实际的效果是相同的，这也称作预先写入脉冲列。

图9是表示用本发明一个实施例的非易失性半导体存储装置进行的写入方法的数据写入算法的流程图。

首先，接收来自主机例如外部主机的数据输入指令，在状态机8中设定数据输入指令(S1)。

接着，接收例如来自外部主机的地址数据，在状态机8中设定用于选择写入页的地址(S2)。

接着，接收1页的写入数据，设定与各数据存储电路DS对应的写入数据(S3)。

接着，接收例如外部主机发行的写入指令，在状态机8中设定写入指令(S4)。

设定了写入指令，在内部自动由状态机8起动S5～S18的步骤。

首先，把写入电压Vpgm的初始值设定为12V，并且，把写入计数器PC设定为0(S5)。

接着，如果数据存储电路DS的数据为0，则是“0”的写入，所以写入控制电压即位线BL的电压为0V，如果数据存储电路DS的数据为1，则是“1”的写入，所以写入控制电压即位线BL的电压设定为Vdd(S6)。

下面，使用设定的写入电压Vpgm和写入控制电压，对1页的存储单元提供写入脉冲。这是写入步骤(S7)。

接着，判断写入计数器PC是否小于4(S8)。如果判断为4以上，则变为检测写入状态的写入校验(S9)，判断为达到给定写入状态的存储单元所对应的数据存储电路DS的数据从“0”变更为“1”。在存储了“1”的数据存储电路DS中，保持了该“1”。当写入计数器PC比4小时，就跳过写入校验，判断所有的数据存储电路DS的数据是否为“1”(S10)。如果所有的数据存储电路DS的数据为1，则把写入状态设定为“通过”，变为写入结束(S11)。在数据存储电路DS中，至少存储了一个“0”时，判断写入计数器PC是否比20大(S12)。当写入计数器PC比20大时，把写入状态设定为“失败”，结束数据的写入(S13)。如果写入计数器PC为20以下，就调查写入计数器PC。

首先，判断写入计数器PC是否比4小(S14)，如果写入计数器PC是4以上，就判断它是否为4(S16)。

1)当写入计数器PC比4小时，就把写入脉冲的电压提高0.4V，使写入计数器PC增加1(S15)。

2)当写入计数器PC为4时，就把写入脉冲的电压降低0.8V，使写入计数器PC增加1(S17)。

3)当写入计数器PC比4大时，就把写入脉冲的电压提高0.2V，使写入计数器PC增加1(S18)。

然后，回到步骤S6，通过步骤S14～S18，实现图7所示的写入脉冲列。

图10是表示从主机观察的用本发明一个实施例的非易失性半导体存储装置进行的数据写入控制方法的定时图表。在图10中，通过外部IO信号和外部控制信号表示了数据写入控制方法。

如图10所示，主机例如外部主机使指令锁存有效信号CLE为“H”，从数据输入输出线IO输入数据指令80h。通过使写入有效指令WEn为“L”，进行数据的输入。接着，使地址锁存有效信号ALE为“H”，从数据输入输出线IO输入地址A0～A32。串行输入1页的写入数据。如果输入写入指令10h，就从NAND型闪存输出忙信号R/Bn，在其内部自动进行图9所示的步骤S5～S18。

忙信号R/Bn回到“H”(Ready状态)，投入状态读出指令70h，读出写入状态(status)即写入是通过还是失败。

在上述一个实施例的非易失性半导体存储装置中，具有：能电改写数据的第一、第二非易失性半导体存储单元；在所述第一、第二存储单元上同时施加多个写入脉冲进行写入的写入控制电路。非易失性半导体存储单元的一个例子是能控制阈值的晶体管。这样的晶体管的一个例子例如是具有图3所示的浮栅16和控制栅18的所谓的层叠栅构造的场效应晶体管。另外，写入控制电路的一个例子是包含在一个实施例中说明的列控制电路2、行控制电路3、源线控制电路4、P阱控制电路5、数据输入输出缓存器6、指令接口7、状态机8的电路。可是，即使写入控制电路不包含这些电路3～8，如果是能进行图7所示的写入控制方法和图8所示的写入算法的电路或装置就可以。

写入控制电路不依存于第一、第二存储单元的写入状态，在第一、第二存储单元上同时施加第一预先写入脉冲。而且，在施加了第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在第一、第二存储单元上同时施加比第一预先写入脉冲高出第一电位差的第二预先写入脉冲。第一、第二预先写入脉冲的例子是例如图7所示的预先写入电压Vpgm的最初5个脉冲或例如图8所示的预先写入脉冲间的间隔为0sec的脉冲。另外，第一电位差的一个例子是例如0.4V。当然，第一电位差并不局限于0.4V。

写入控制电路在施加了第二预先写入脉冲后，在第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压，并且以比所述第一电位差小的第二电位差，施加电压不断升高的写入脉冲列。而且，在施加写入脉冲列时，对于检测到达到给定写入状态的存储单元抑制写入。比第二预先写入脉冲低的初始电压的一个例子例如参照图7说明的那样，是比第二预先写入脉冲低0.8V的电压。当然，初始电压并不局限于此。另外，第二电位差的一个例子例如是0.2V。当然，第二电位差比第一电位差小就可以了，所以并不局限于0.2V。另外，写入脉冲列的一个例子是图7所示的预先写入电压Vpgm的第六个以后的脉冲。另外，抑制写入的一个例子是写入校验。

根据这样的本发明一个实施例的非易失性半导体存储装置，例如预先写入期间中的预先写入脉冲的升高电压即第一电位差比写入期间中的写入脉冲列的升高电压即第二电位差还大。因此，与从预先写入期间到写入期间，使写入脉冲的电压均等地升高的写入方法相比，在预先写入期间中，能使存储单元的阈值更大地变化。在预先写入期间中，如果使存储单元的阈值更大地变化，就能缩短预先写入所需时间，能缩短把预先写入期间和写入期间合计的写入时间。

另外，在所述一个实施例的非易失性半导体存储装置中，第一电位差是第二电位差的2倍。据此，在预先写入期间中，与写入期间相比，能使存储单元的阈值变化2倍以上。因此，与例如从预先写入期间到写入期间，使写入脉冲的电压均等地升高的写入方法相比，能把预先写入期间缩短到1/2。

另外，在所述一个实施例的非易失性半导体存储装置中，写入脉冲列的初始电压比第二预先写入脉冲的电压低第二电位差的4倍。

据此，例如与图6所示的写入方法相比，预先写入电压提高。因此，如果假定施加了预先写入脉冲后的阈值相同，则与图6所示的写入方法相比，能减少预先写入脉冲的数量。如果能减少预先写入脉冲的数量，就能缩短预先写入所需时间。

另外，在所述一个实施例的非易失性半导体存储装置中，第一、第二存储单元连接着公共的字线。第一、第二存储单元还分别连接着独立的两条位线。写入控制电路在字线上施加写入脉冲，提高与检测到达到给定写入状态的存储单元对应的位线的电压来抑制写入。据此，在写入期间中，对于达到给定写入状态的存储单元抑制写入，所以能取得存储单元的阈值不会无用地变化的效果。该效果在对与写入状态对应的存储单元的阈值设定了上限或下限的非易失性半导体存储装置的应用时是有利的。作为这样的非易失性半导体存储装置，能列举在读出时使未被选存储单元导通的NAND型闪存、设定了几个给定状态的所谓的多值存储型非易失性半导体存储装置。

以上，通过一个实施例和它的变形例说明了本发明，但是本发明并不局限于一个实施例和它的变形例，在它的实施时，在不脱离发明的宗旨的范围中能进行各种变形。另外，本发明的实施例并不只有所述一个实施例。

另外，在本发明的一个实施例和它的变形例中包含了各种阶段的发明，通过适当组合各实施例中描述的多个构成要件，能抽出各种阶段的发明。

另外，在所述各实施例中，根据把本发明应用于非易失性半导体存储装置的例子进行了说明，但是内置了上述的非易失性半导体存储装置的半导体集成电路装置例如处理器、系统LSI等也是本发明的范畴。

Claims (10)

1.一种非易失性半导体存储装置，具备：

能电改写数据的第一、第二非易失性半导体存储单元；

在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路，

所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加第一预先写入脉冲；

在施加了所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲；

在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

所述第一电位差是所述第二电位差的2倍。

3.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

所述写入脉冲列的初始电压比所述第二预先写入脉冲只低所述第二电位差的4倍。

4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：

在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入。

5.根据权利要求4所述的非易失性半导体存储装置，其特征在于：

所述两个第一、第二存储单元连接着公共的字线，分别连接着独立的两条位线，所述写入控制电路在所述字线上施加所述写入脉冲，提高与检测到达到给定写入状态的存储单元对应的位线的电压，抑制写入。

6.一种非易失性半导体存储装置，具备：

能电改写数据的第一、第二非易失性半导体存储单元；

在所述第一、第二存储单元上同时施加多个写入脉冲来进行写入的写入控制电路，

所述写入控制电路不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加预先写入脉冲；

在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述预先写入脉冲低的初始电压且以给定的电位差使电压不断升高的写入脉冲列，在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入。

7.根据权利要求6所述的非易失性半导体存储装置，其特征在于：

所述写入脉冲列的初始电压比所述预先写入脉冲只低所述给定电位差的4倍。

8.根据权利要求6所述的非易失性半导体存储装置，其特征在于：

所述两个第一、第二存储单元连接着公共的字线，分别连接着独立的两条位线，所述写入控制电路在所述字线上施加所述写入脉冲，提高与检测到达到给定写入状态的存储单元对应的位线的电压，抑制写入。

9.一种非易失性半导体存储装置的写入控制方法，包括：

不依存于连接公共的字线且分别连接着独立的2条位线的第一、第二存储单元的写入状态，向第一、第二存储单元同时施加第一预先写入脉冲的步骤；

在施加所述第一预先写入脉冲后，不依存于第一、第二存储单元的写入状态，在所述第一、第二存储单元上同时施加比所述第一预先写入脉冲高出第一电位差的第二预先写入脉冲的步骤；

在施加了所述第二预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述第二预先写入脉冲低的初始电压且以比所述第一电位差小的第二电位差使电压不断升高的写入脉冲列的步骤；

在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入的步骤。

10.一种非易失性半导体存储装置的写入控制方法，包括：

不依存于连接公共的字线且分别连接着独立的2条位线的第一、第二存储单元的写入状态，向第一、第二存储单元同时施加预先写入脉冲的步骤；

在施加了所述预先写入脉冲后，在所述第一、第二存储单元上同时施加具有比所述预先写入脉冲低的初始电压且以给定的电位差使电压不断升高的写入脉冲列的步骤；

在施加所述写入脉冲列时，对于检测到达到给定写入状态的存储单元，抑制写入的步骤。

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