CN1856841A - 对每个存储块具有保护功能的非易失性半导体存储器件 - Google Patents

Abstract

提供一种对每个存储块具有保护功能的非易失性半导体存储器件，该非易失性半导体存储器件包含：由多个存储块构成的存储单元阵列，接口，写入电路，和读取电路。保护标记被写入到存储块中。读出的保护标记可以通过接口输出到外部器件。由接口输入写入命令时，在被选择的块的保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令。

Description

对每个存储块具有保护功能 的非易失性半导体存储器件

(相关申请的交叉引用)

本申请基于2003年9月26日提交的在先的日本专利申请2003-336058并要求其为优先权，在此引入其全部内容作为参考。

技术领域

本发明涉及可电编程的非易失性半导体存储器件，更详细地说，涉及带有能够保护各存储块不被改写或擦除的保护功能的快擦写存储器(又称闪存)。

背景技术

快擦写存储器通过改变存储单元晶体管浮置栅的电荷量(擦除/写入操作)来改变阈值电压，从而存储数据。例如，负阈值电压相当于二进制的1。正阈值电压相当于二进制的0。

快擦写存储器已经发展为ROM，其中的数据可电改写。近年来，以NAND快擦写存储器为代表的快擦写存储器正成为磁存储介质的替代品。这种存储器件的例子是数码相机中用作存储介质的快擦写存储器卡，或手机中作为用户数据存储元件的快擦写存储器。

随着信息科技的发展，如何保证安全性正备受关注。例如，引进使用手机的充值/付费系统时要避免系统中任何基本信息发生改变。这样的话，NAND快擦写存储器中的部分数据必须避免发生改变。

在NAND快擦写存储器中，对每一页面(例如，528字节)执行读/写，对每一个块(由多个页面构成)进行擦除。在使用这种NAND快擦写存储器的系统(例如，存储卡)中，通常对每个存储块进行文件数据管理。因此，在许多NAND快擦写存储器系统中，每个存储块中的文件信息在通电后被读出。在高速缓冲存储器等中创建文件管理表，之后控制NAND快擦写存储器。

另一方面，NOR快擦写存储器仍然保持可电编程的数据ROM的位置。一些NOR快擦写存储器具有保护每个存储块不被写入或擦除的保护功能。然而，被保护的块实际上是固定的，NOR快擦写存储器作为磁存储介质的替代品并没有保护功能。

日本专利申请公开公报特开平10-106275公开了一种铁电存储器，能够对多个块设置写入禁止/允许。根据该现有技术，可自由地设置具有写入保护的ROM部和RAM部，因此可以避免系统失控等导致的设置错误。

如上所述，对常规的非易失性半导体存储器件提出了各种建议，以确保它们的存储结构中的安全性。然而对于芯片体积、操作速度、用户的方便性没有充分有效的对策，需要进一步的改进。

发明内容

根据本发明的一个方面，提供了一种非易失性半导体存储器件，包含：多个由可电编程的非易失性半导体存储单元构成的存储块；由多个存储块构成的存储单元阵列；与外部器件通信的接口；根据输入到接口的地址和数据写入命令对被选择的存储块写入数据的写入电路，从接口输入写入命令时，在被选择的存储块的保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令；以及根据输入到接口的地址读取存储在被选择的存储块的一部分上的保护标记的读取电路，被读取电路读出的保护标记能够通过接口输出到外部器件。

根据本发明的另一个方面，提供了一种非易失性半导体存储器件，包含：多个由可电编程的非易失性半导体存储单元构成的存储块；由多个存储块构成的存储单元阵列；与外部器件通信的接口；根据输入到接口的地址和擦除命令对被选择的存储块中的数据进行擦除的擦除电路，从接口输入擦除命令时，在被选择的存储块中的保护标记具有第一值时擦除电路执行擦除命令，而保护标记具有第二值时不执行擦除命令；以及根据输入到接口的地址读取存储在被选择的存储块的一部分上的保护标记的读取电路，被读取电路读出的保护标记能够通过接口输出到外部器件。

根据本发明的再一个方面，提供了一种非易失性半导体存储器件，包含：多个由可电编程的非易失性半导体存储单元构成的存储块；由多个存储块构成的存储单元阵列；与外部器件通信的接口；以及根据输入到接口的地址和数据写入命令对被选择的存储块写入数据，并且根据输入到接口的地址和保护标记写入命令对被选择的存储块写入保护标记的写入电路，在将数据写入被选择的块之前，写入电路读取被选择的块的保护标记，在保护标记具有第一值时执行写入命令，而保护标记具有第二值时不执行写入命令。

根据本发明的又一个方面，提供了一种非易失性半导体存储器件，包含：多个由可电编程的非易失性半导体存储单元构成的存储块；由多个存储块构成的存储单元阵列；与外部器件通信的接口；根据输入到接口的地址和擦除命令对被选择的存储块中的数据进行擦除的擦除电路，在被选择的块的数据被擦除之前，擦除电路读取被选择的块的擦除保护标记，在擦除保护标记具有第一值时执行擦除命令，而保护标记具有第二值时不执行擦除命令；以及根据输入到接口的地址和擦除保护标记写入命令对被选择的存储块写入擦除保护标记的写入电路。

附图说明

图1是示出作为根据本发明的实施方式的非易失性半导体存储器件的快擦写存储器的结构的框图；

图2是示出图1中示出的存储单元阵列的结构的电路图；

图3是示出图2中示出的存储单元阵列的列方向的结构的剖面图；

图4A和图4B是示出图2中示出的存储单元阵列的行方向的结构的剖面图；

图5是示出图1中示出的列控制电路主要部分的配置的电路图；

图6是示出根据本发明的实施方式的快擦写存储器的存储晶体管阈值电压分布的曲线图；

图7是示出根据本发明的实施方式的数据写入算法的流程图；

图8是示出根据本发明的实施方式的写入保护标记写入算法的流程图；

图9是示出根据本发明的实施方式的擦除保护标记写入算法的流程图；

图10是示出根据本发明的实施方式的数据保护标记写入算法的流程图；

图11是示出根据本发明的实施方式的数据擦除算法的流程图；

图12是示出图7中示出的写入数据时的控制信号波形的时序图；

图13是示出图8，9，10中示出的写入保护标记时的控制信号波形的时序图；

图14是示出图11中示出的擦除数据时的控制信号波形的时序图；

图15是图14的变形例，示出擦除保护标记时控制信号波形的时序图；

图16是示出根据本发明的实施方式的读出时的控制信号波形的时序图；

图17是示出写入根据本发明的实施方式的保护标记的块内位置的平面图；

图18是示出根据本发明的实施方式的使用了快擦写存储器的系统的框图；

图19是示出根据本发明的实施方式的对应于图15的擦除保护标记算法的流程图。

具体实施方式

图1是示出作为根据本发明的实施方式的非易失性半导体存储器件的快擦写存储器的结构的框图。示出NAND快擦写存储器作为例子，且示出与保护功能相关的主要部分。

通过将快擦写存储器单元排列为矩阵构成存储单元阵列1。列控制电路2被配置为靠近存储单元阵列1。列控制电路2控制存储单元阵列1的位线，从而对存储单元执行数据擦除、数据写入或数据读取。行控制电路3被配置为选择存储单元阵列1的字线，并且向字线施加擦除、写入或读取所需的电压。另外，配置控制存储单元阵列1的源线的源线控制电路4，以及控制其中形成存储单元阵列1的p型阱的p阱控制电路5。

数据输入/输出缓冲器6通过I/O线连接到外部主机(图中未示出)，以接收写入数据、输出读出数据，且接收地址数据或命令数据。数据输入/输出缓冲器6将接收到的写入数据发送到列控制电路2，并且从列控制电路2接收读出数据。另外，数据输入/输出缓冲器6通过状态机8将外部的地址数据发送到列控制电路2或行控制电路3，来选择存储单元。并且，数据输入/输出缓冲器6将来自主机的命令数据发送到命令接口7。

在接收来自主机的控制信号时，命令接口7判断输入到数据输入/输出缓冲器6的数据是否为写入数据、命令数据、或地址数据。如果该数据是命令数据，那么将其作为接收命令信号传送到状态机8。

状态机8管理整个快擦写存储器。状态机8接收来自主机的命令并且管理读取、写入、擦除、以及数据输入/输出。

图2是示出图1中示出的存储单元阵列的结构的电路图。存储单元阵列1被分割为多个(1024个)存储块BLOCK0～BLOCK1023。这些块是擦除用的最小单元。如以存储块BLOCKi为代表示出的，存储块BLOCK0～BLOCK1023中的每一个由8512个NAND存储单元形成。

在本例子中，每一个NAND存储单元通过串联四个存储单元M来构成。NAND存储单元的一个端子通过连接到选择栅线SGD的选择栅S，连接到位线BL(BLe0～BLe4255以及BLo0～BLo4255)。NAND存储单元的另一个端子通过连接到选择栅线SGS的选择栅S，连接到共用源线C-源。每一个存储单元M的控制栅连接到字线WL(WL0_i～WL3_i)。对于从0开始计数的偶数位线BLe和奇数位线BLo，数据写入/读取的执行是独立的。在连接到一个字线WL的8512个存储单元中，4256个存储单元连接到偶数位线BLe，对它们的数据写入/读取是同时执行的。各存储1位数据的4256个存储单元的数据构成称为页面(page)的单元。类似地，4256个连接到奇数位线BLo的存储单元构成另一页面。对该页面中的存储单元的数据写入/读取是同时执行的。一个页面中的4256个存储单元具有532字节的存储容量。1个字节的区域(第529字节区域)存储写入保护标记。另一个1个字节的区域(第530字节区域)存储擦除保护标记。在这个例子中，2个字节的空闲区域用来保证替换有缺陷的列。这样，逻辑页面的长度是528字节。

图3是示出存储单元阵列1的列方向的结构的剖面图。n型阱10在p型衬底9中形成。p型阱11在n型阱10中形成。每一个存储单元M由从n型扩散层12形成的源和漏、浮置栅FG、和用作字线WL的控制栅CG构成。选择栅S由从n型扩散层12构成的源和漏、以及具有用作栅的双重结构的选择栅线SGD(SGD_0，SGD_1，……)和SGS(SGS_0，……)构成。字线WL以及选择栅线SGD和SGS连接到行控制电路3并且受其控制。

NAND存储单元的一个端子通过第一接触孔CB连接到第一金属互连层M0，之后通过第二接触孔V1连接到用作位线BL的第二金属互连层M1。位线BL连接到列控制电路2。NAND存储单元的另一个端子通过第一接触孔CB连接到用作共用源线C-源的第一金属互连层M0。共用源线C-源连接到源线控制电路4。

n型阱10和p型阱11设置为相同电位并且通过阱线C-p-阱连接到p阱控制电路5。

图4A和图4B是示出存储单元阵列1的行方向结构的剖面图。图4A示出对应存储单元M的剖面。图4B示出对应选择栅S的剖面。存储单元M被元件隔离结构STI分隔开。浮置栅FG隔着隧道氧化膜14在沟道区上形成。字线WL(控制栅CG)隔着ONO膜15在浮置栅FG上形成。

如图4B所示，选择栅线SG具有双重结构。上、下的选择栅线SG连接到存储单元阵列1的终端或者每个预定数目的位线。

图5是示出图1中示出的电路中的列控制电路2的主要部分的配置的电路图。每两条位线，即，具有相同列号的偶数位线BLe和奇数位线BLo(例如BLe5和BLo5)，配置一个数据存储电路16。一条位线选择性地连接到数据存储电路16，为了数据写入或读取而被控制。在信号EVENBL变为高电平并且信号ODDBL变为低电平时，偶数位线BLe被选择，通过NMOS晶体管Qn1连接到数据存储电路16。在信号EVENBL变低并且ODDBL变高时，奇数位线BLo被选择，通过NMOS晶体管Qn2连接到数据存储电路16。信号EVENBL对所有偶数位线BLe是共用的。信号ODDBL对所有奇数位线BLo是共用的。未被选择的位线BL被另一个电路控制(图中未示出)。

数据存储电路16包括二进制数据存储部DS。数据存储部DS通过数据输入/输出线(I/O线)连接到数据输入/输出缓冲器6，从而存储从外部器件输入的写入数据或要输出到外部器件的读出数据。数据存储部DS还存储了在写入之后对存储单元M的阈值电压进行确认(写入校验)时的检测结果。

图6是示出根据本实施方式的快擦写存储器存储单元M的数据和阈值电压之间的关系的曲线图。

擦除之后，存储单元M中的数据为“1”。在对存储单元M的写入数据为0时，通过写入使“1”的状态变为“0”状态。在写入数据“1”时，“1”的状态保持不变。在阈值电压是0V或更小时，在读取模式中数据被认为是“1”。在阈值电压大于0V时，在读取模式中数据被认为是“0”。

表1列出了在擦除、写入、读取以及写入校验模式中的各部分的电压。这个例子中，在写入及读取模式中字线WL1和偶数位线BLe被选择。

表1

P型阱11设置为20V～21V的擦除电压Vera，并且被选择的块的所有字线WL0设置为0V。由于从存储单元M的浮置栅FG放出电子，阈值电压变为负电压，从而设置“1”状态。未被选择的块的字线和位线BL设置为浮置状态，由于与p型阱11的电容耦合而具有接近Vera的值。

通过对被选择的字线WL1施加12V～20V的写入电压Vpgm来执行写入。在被选择的位线BLe设置为0V时，电子注入到浮置栅FG，阈值电压升高(写入“0”)。为了禁止阈值电压的升高，位线BLe设置为电源电压Vdd(～3V)(禁止写入、写入“1”)。

通过对被选择的字线WL1施加0V的读取电压来执行读取。在存储单元M的阈值电压等于或低于读取电压时，位线BLe和共用源线C-源设置为导通状态，位线BLe的的电位变为相对较低的低电平L(读取“1”)。在存储单元M的阈值电压高于读取电压时，位线BLe和共用源线C-源设置为非导通状态，位线BLe的电位变为相对较高的高电平H(读取“0”)。

“0”状态的阈值电压设置为0.4V或更高以确保相对读取电压0V有0.4V的读取容限。因此，为了写入数据“0”，要执行写入校验。在检测到存储单元M的阈值电压达到0.4V时，写入被禁止，阈值电压被控制。

写入校验通过对被选择的字线WL1施加0.4V的校验电压来执行。在存储单元M的阈值电压等于或低于校验电压时，位线BLe和共用源线C-源设置为导通状态，位线BLe的电位变为相对较低的低电平L。在存储单元M的阈值电压高于校验电压时，位线BLe和共用源线C-源设置为非导通状态，位线BLe的电位变为相对较高的高电平H。

图7示出对连接到字线WL的存储晶体管M的数据写入算法。

首先，接收来自主机的数据输入命令并设置在状态机8中(S1)。接收来自主机的地址数据，并且在状态机8中设置用来选择写入页面的地址(S2)。这时，数据存储部DS的写入数据的所有532个字节均复位为“1”。对应于一个页面(528字节)的写入数据被接收，并且对应于每个数据存储部DS的写入数据被设置(S3)。接收主机发出的写入命令并在状态机8中设置(S4)。在设置写入命令时，步骤S5至S16在内部被状态机8自动启动。

被选择的块中的要被写入写入保护标记的页面被读出(有时该页面和为写入而被选择的页面并不相同)。对应于一个字节的写入保护标记被读出(S5)。接下来判断写入保护标记是否被设置(S6)。如果存储单元M中对应于一个字节的所有数据都为“0”，则判断写入保护标记已被设置。这种情况下，步骤S8至S16不被执行。写入命令不被执行。写入状态设置为“失败”，处理结束(S7)。如果存储单元M中对应于一个字节的所有数据都为“1”，则判断没有设置写入保护标记。这种情况下，执行步骤S8至S16。在对应于一个字节的写入保护标记既包括“1”又包括“0”时，在存在四个或更多“0”位时判断写入保护标记被设置。用这种方法，在写入保护标记数据中产生的错误根据多数理论(又称“多数裁决理论”)被纠正过来。

在没有设置写入保护标记时，执行步骤S8至S16。写入电压Vpgm的初始值设置为12V。写入计数器PC设置为0(S8)。在数据存储部DS中的数据为“0”时，写入控制电压，例如，位线BL上的电压设置为0V。在数据存储部DS中的数据为“1”时，因为写入被禁止，写入控制电压，例如，位线BL上的电压设置为Vdd(S9)。执行写入步骤，以通过使用设置的写入电压Vpgm和写入控制电压，对一个页面的存储单元施加写入脉冲(S10)。

启动写入校验(S11)。与一个页面的一些存储晶体管中检测结果显示“通过”的存储晶体管对应的数据存储部DS中的数据，由“0”变为“1”。数据存储部DS的数据为“1”的存储晶体管仍保持“1”。检测是否所有数据存储部DS中的数据均为“1”(S12)。步骤S12中如果为“是”，则写入状态判断为“通过”，处理结束(S13)。否则，判断写入状态不是“通过”。检查写入计数器PC(S14)。如果写入计数器PC的值为11或更大，判断写入没有正常执行。写入状态设置为“失败”，写入结束(S15)。如果写入计数器PC的值小于11，该值加一。另外，写入电压Vpgm的设置值增加0.8V(S16)。步骤S9及之后的写入步骤S10再次被执行。

图8示出将写入保护标记写入被选择的块的算法。

首先，接收来自主机的写入保护命令，并且设置在状态机8中(S1)。接收来自主机的数据输入命令并设置在状态机8中(S2)。接收来自主机的地址数据，并且在状态机8中设置用来选择写入页面的地址(S3)。这时，数据存储部DS的写入数据的所有532个字节均复位为“1”。由于写入保护标记写入到被选择的块的第一页面，该地址为被选择的块第一页面的地址。可以忽略接收的页面地址，页面地址可以根据写入保护命令在内部自动生成。这种情况下，写入保护标记被写入到由内部产生的页面地址选择的页面中。

主机发出的写入命令被接收，并且在状态机8中设置(S4)。在写入命令设置时，步骤S8至S17在内部被状态机8自动启动。

首先，在第529字节区域的8个数据存储部DS中设置00h(等于二进制的00000000)(S17)。从而，00h数据仅写入第529字节区域。

接着，执行步骤S8至S16。写入电压Vpgm的初始值设置为12V。写入计数器PC设置为0(S8)。在数据存储部DS中的数据为“0”时，写入控制电压，例如，位线BL上的电压设置为0V。在数据存储部DS中的数据为“1”时，因为写入被禁止，写入控制电压，例如，位线BL上的电压设置为Vdd(S9)。执行写入步骤，以通过使用设置的写入电压Vpgm和写入控制电压，对一个页面的存储单元施加写入脉冲(S10)。

启动写入校验(S11)。与一个页面的一些存储晶体管中检测结果表示“通过”的存储晶体管对应的数据存储部DS中的数据，由“0”变为“1”。数据存储部DS的数据为“1”的存储晶体管仍保持“1”。检测是否所有数据存储部DS中的数据均为“1”(S12)。步骤S12中如果为“是”，则写入状态判断为“通过”，处理结束(S13)。否则，判断写入状态不是“通过”。检查写入计数器PC(S14)。如果写入计数器PC的值为11或更大，判断写入没有正常执行。写入状态设置为“失败”，写入结束(S15)。如果写入计数器PC的值小于11，该值加一。另外，写入电压Vpgm的设置值增加0.8V(S16)。步骤S9及之后的写入步骤S10再次被执行。

图9示出将擦除保护标记写入被选择的块的算法。

首先，接收来自主机的擦除保护命令，并且设置在状态机8中(S1)。接收来自主机的数据输入命令并设置在状态机8中(S2)。接收来自主机的地址数据，并且在状态机8中设置用来选择写入页面的地址(S3)。这时，数据存储部DS的写入数据的所有532个字节均复位为“1”。由于擦除保护标记写入到被选择的块的第一页面，该地址为被选择的块第一页面的地址。可以忽略接收的页面地址，页面地址可以根据擦除保护命令在内部自动生成。这种情况下，擦除保护标记被写入到由内部产生的页面地址选择的页面中。

主机发出的写入命令被接收，并且设置在状态机8中(S4)。在写入命令被设置时，步骤S8至S17在内部被状态机8自动启动。

首先，在第530字节区域的8个数据存储部DS中设置00h(等于二进制的00000000)(S17)。从而，00h数据仅写入第530字节区域。

接着，执行步骤S8至S16。写入电压Vpgm的初始值设置为12V。写入计数器PC设置为0(S8)。在数据存储部DS中的数据为“0”时，写入控制电压，例如，位线BL上的电压设置为0V。在数据存储部DS中的数据为“1”时，因为写入被禁止，写入控制电压，例如，位线BL上的电压设置为Vdd(S9)。执行写入步骤，以通过使用设置的写入电压Vpgm和写入控制电压，对一个页面的存储单元施加写入脉冲(S10)。

启动写入校验(S11)。与一个页面的一些存储晶体管中检测结果表示“通过”的存储晶体管对应的数据存储部DS中的数据，由“0”变为“1”。数据存储部DS的数据为“1”的存储晶体管仍保持“1”。检测是否所有数据存储部DS中的数据均为“1”(S12)。步骤S12中如果为“是”，则写入状态判断为“通过”，处理结束(S13)。否则，判断写入状态不是“通过”。检查写入计数器PC(S14)。如果写入计数器PC的值为11或更大，判断写入没有正常执行。写入状态设置为“失败”，写入结束(S15)。如果写入计数器PC的值小于11，该值加一。另外，写入电压Vpgm的设置值增加0.8V(S16)。再次执行步骤S9及之后的写入步骤S10。

图10示出将数据保护标记写入被选择的块的算法。“设置数据保护标记”在此意味着设置以上所描述的写入保护标记和擦除保护标记。

首先，接收来自主机的数据保护命令，并且设置在状态机8中(S1)。接收来自主机的数据输入命令并设置在状态机8中(S2)。接收来自主机的地址数据，并且在状态机8中设置用来选择写入页面的地址(S3)。这时，数据存储部DS的写入数据的所有532个字节均复位为“1”。由于数据保护标记写入到被选择的块的第一页面，该地址为被选择的块第一页面的地址。可以忽略接收的页面地址，页面地址可以根据数据保护命令在内部自动生成。这种情况下，数据保护标记被写入到由内部产生的页面地址选择的页面中。

主机发出的写入命令被接收，并且设置在状态机8中(S4)。在写入命令被设置时，步骤S8至S17在内部被状态机8自动启动。

首先，在第529字节区域和第530字节区域的16个数据存储部DS中分别设置00h(S17)。从而，00h数据仅写入第529字节区域和第530字节区域。

接着，执行步骤S8至S16。写入电压Vpgm的初始值设置为12V。写入计数器PC设置为0(S8)。在数据存储部DS中的数据为“0”时，写入控制电压，例如，位线BL上的电压设置为0V。在数据存储部DS中的数据为“1”时，因为写入被禁止，写入控制电压，例如，位线BL上的电压设置为Vdd(S9)。执行写入步骤，以通过使用设置的写入电压Vpgm和写入控制电压，对一个页面的存储单元施加写入脉冲(S10)。

启动写入校验(S11)。与一个页面的一些存储晶体管中检测结果表示“通过”的存储晶体管对应的数据存储部DS中的数据，由“0”变为“1”。数据存储部DS的数据为“1”的存储晶体管仍保持“1”。检测是否所有数据存储部DS中的数据均为“1”(S12)。步骤S12中如果为“是”，则写入状态判断为“通过”，处理结束(S13)。否则，判断写入状态不是“通过”。检查写入计数器PC(S14)。如果写入计数器PC的值为11或更大，判断写入没有正常执行。写入状态设置为“失败”，写入结束(S15)。如果写入计数器PC的值小于11，该值加一。另外，写入电压Vpgm的设置值增加0.8V(S16)。再次执行步骤S9及之后的写入步骤S10。

图11示出对给定存储块的存储晶体管M进行数据擦除的算法。

首先，接收来自主机的擦除地址输入命令，并且设置在状态机8中(S1)。接收来自主机的地址数据，并在状态机8中设置用来选择擦除块的地址(S2)。在设置擦除命令时(S3)，步骤S4至S15在内部被状态机8自动启动。

被选择的块中的要写入擦除保护标记的页面被读出。对应于一个字节的擦除保护标记被读出(S4)。接下来判断擦除保护标记是否被设置(S5)。如果存储单元M中对应于一个字节的所有数据都为“0”，则判断擦除保护标记已被设置。这种情况下，步骤S7至S15不被执行。擦除命令不被执行。擦除状态设置为“失败”，处理结束(S6)。如果存储单元M中对应于一个字节的所有数据都为“1”，则判断没有设置擦除保护标记。这种情况下，执行步骤S7至S15。在对应于一个字节的擦除保护标记既包括“1”又包括“0”时，在存在四个或更多“0”位时判断擦除保护标记被设置。用这种方法，在擦除保护标记数据中产生的错误根据多数理论被纠正过来。

在没有设置擦除保护标记时，执行步骤S7至S15。

擦除电压Vera的初始值设置为20V。擦除计数器EC设置为0(S7)。执行擦除步骤，以通过使用设置的擦除电压Vera和写入控制电压，对一个块的存储单元施加擦除脉冲(S8)。。

启动擦除校验(S9)，以检查一个块中的所有存储晶体管是否都被擦除。如果所有数据均被擦除，在步骤S10中检查写入保护。如果在擦除前设置了写入保护标记，则它被回写(write back)(S11)。擦除状态判断为“通过”，处理结束(S12)。

如果一个块中的存储晶体管没有全部被擦除，那么判断擦除状态为不“通过”。检查擦除计数器EC(S13)。如果擦除计数器EC的值为3或更大，那么判断擦除没有被正常执行。擦除状态设置为“失败”，擦除结束(S14)。如果擦除计数器EC的值小于3，该值加一。另外，擦除电压Vera的设置值增加0.5V(S15)。擦除步骤S8再次被执行。

图12示出对应于图7的数据写入时接口部的输入/输出波形。信号ALE、CLE、WEn、REn、以及R/B连接到命令接口7。数据输入/输出信号IOs具有8位宽度，并且连接到数据输入/输出缓冲器6。

首先，数据输入命令80h输入到数据输入/输出缓冲器6。这时，数据在信号WEn的上升沿被接收，因为信号CLE为H，被认为是命令数据。接着，信号ALE变为高电平。用来选择写入页面的地址数据在信号WEn的上升沿被接收。随后，对应于一个页面的写入数据被接收。在写入命令10h输入时，图7所示的步骤S5至S16自动执行。这时，命令接口7将准备就绪信号R/B设置为低，以通知外部器件，用于写入的处理在内部执行。

写入结束之后，在输入状态读取命令70h时，外部主机可以读取写入状态。在信号REn的下降沿启动该处理，从而写入状态输出到数据输入/输出信号IOs上。命令FFh为复位信号，它将本实施方式中的快擦写存储器初始化。写入操作之后，并不需要总是输入这个命令。

图13示出对应于图7的保护标记写入时接口部的输入/输出波形。

首先，输入保护命令4xh(x＝1，2，3)。写入保护标记为41h，擦除保护标记为42h，数据保护命令为43h。接下来，输入数据输入命令80h。接收用来选择需被保护块的地址数据。随后，在输入写入命令10h时，图8、9或10中所示的步骤S8至S17自动执行。这时，命令接口7将准备就绪信号R/B设置为低，以通知外部器件，用于保护标记写入的处理在内部执行。

写入结束之后，在输入状态读取命令70h时，外部主机可以读取写入状态。在信号REn的下降沿启动该处理，从而将写入状态输出到数据输入/输出信号IOs上。命令FFh为复位信号，它将本实施方式中的快擦写存储器初始化。保护标记写入操作之后，并不需要总是输入这个命令。

图14示出对应于图11的数据擦除时接口部的输入/输出波形。

首先，输入地址输入命令60h。接收用来选择需被擦除的块的地址数据。随后，在输入写入命令D0h时，图11中所示的步骤S4至S13自动执行。这时，命令接口7将准备就绪信号R/B设置为低，以通知外部器件，用于擦除的处理在内部执行。

擦除结束之后，在输入状态读取命令70h时，外部主机可以读取擦除状态。在信号REn的下降沿启动该处理，从而将擦除状态输出到数据输入/输出信号IOs上。命令FFh为复位命令，它将本实施方式中的快擦写存储器初始化。擦除操作之后，并不需要总是输入这个命令。

图15是图14的变形例，示出数据擦除时接口部的输入/输出波形。图15示出擦除写入保护和擦除保护标记的功能。

首先，输入保护标记擦除命令2Dh。输入地址输入命令60h。接收用来选择需被擦除的块的地址数据。随后，在输入写入命令D0h时，图11中所示的步骤S4至S15自动执行。输入擦除命令D0h后，步骤S4至S6被省略，从而处理跳到步骤S7。根据判断，处理从步骤S9直接前进到步骤S12或S13。图19是没有步骤S4、S5、S6、S10和S11的算法。

命令接口7将准备就绪信号R/B设置为低，以通知外部器件，用于擦除的处理在内部执行。擦除结束之后，在输入状态读取命令70h时，外部主机可以读取擦除状态。在信号REn的下降沿启动该处理，从而将擦除状态输出到数据输入/输出信号IOs上。命令FFh为复位命令，它将本实施方式中的快擦写存储器初始化。擦除操作之后，并不需要总是输入这个命令。

图16示出用来说明数据读取和保护标记读取的接口部的输入/输出波形。

接收要被选择的页面的地址数据。之后，命令接口7将准备就绪信号R/B设置为低。这段时间内，被选择的页面的数据一并被自动读出到数据存储电路DS并暂时被存储。如果被选择的页面的第529字节和第530字节区域是保护标记存储区域，根据多数理论对每个保护标记执行错误纠正。

通过触发信号REn，外部主机可以接收从数据存储电路DS读出的数据。如果被选择的页面的第529字节和第530字节区域是保护标记存储区域，通过输入保护状态读取命令74h，外部主机能够知道保护标记是否被设置。例如，在8位数据输入/输出信号IOs的信号名称定义为IO0，IO1，IO2，IO3，IO4，IO5，IO6和IO7时，每一个状态用以下方式表达。

(1)在只有写入保护标记被设置时

IO0，IO1，IO2，IO3，IO4，IO5，IO6，IO7＝10000000

(2)在只有擦除保护标记被设置时

IO0，IO1，IO2，IO3，IO4，IO5，IO6，IO7＝01000000

(3)在写入保护标记和擦除保护标记均被设置时

IO0，IO1，IO2，IO3，IO4，IO5，IO6，IO7＝11000000

用这种方法，外部主机可以检测设有保护标记的块。

图17示出每个块中的存储保护标记的逻辑位置。每个块由8个页面构成。保护标记分别存储在第一页面page0的第529字节和第530字节区域。该页面并不一定总是第一页面。也可以使用最后一个页面page7或页面page3。

图18示出根据本实施方式的使用了快擦写存储器102的存储系统的例子。控制系统101控制多个快擦写存储器102(102_1至102_4)。控制系统101可以是某种类型的半导体芯片也可以是某种类型的软件驱动器。通电后，控制系统101读出每个快擦写存储器102的每个块的保护标记。信息存储在控制系统101中的高速缓冲存储器103中。控制系统101使用高速缓冲存储器103中的保护标记信息，通过信息输入/输出路径104控制快擦写存储器102。

例如，存储系统中用户的个人信息存储在快擦写存储器102_1中。用户命令存储系统不要改变信息。控制系统101在存储有个人信息的快擦写存储器102_1的块中设置写入保护或擦除保护标记。在系统再次通电时，控制系统读出标记，以检测禁止写入或禁止擦除的块。使用余下的块操作存储系统。存储系统可以使用保护标记擦除命令2Dh来初始化。

根据本发明的实施方式的非易失性半导体存储器件包含：多个由可电编程的非易失性半导体存储单元(M)构成的存储块(BLOCK)，由多个存储块构成的存储单元阵列(1)，与外部器件通信的接口(6，7)，根据输入到接口的地址和数据写入命令，对被选择的存储块写入数据的写入电路(2，3，4，5，8)，根据输入到接口的地址读出存储在被选择的存储块的一部分的保护标记的读取电路(2，3，4，5，8)。由读取电路读出的保护标记能够通过接口输出到外部器件。在从接口输入写入命令时，在被选择的存储块中的保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令。

本发明的优选实施方式如下。

(1)保护标记存储在每个存储块的多个存储单元中，在读取保护标记时，根据多数理论执行错误纠正。

(2)写入电路根据输入到接口的地址和保护标记写入命令对被选择的存储块的一部分写入保护标记。

根据本发明的实施方式的非易失性半导体存储器件包含：多个由可电编程的非易失性半导体存储单元(M)构成的存储块(BLOCK)，由多个存储块构成的存储单元阵列(1)，与外部器件通信的接口(6，7)，根据输入到接口的地址和擦除命令对被选择的存储块中的数据进行擦除的擦除电路(2，3，4，5，8)，以及根据输入到接口的地址读取存储在被选择的存储块的一部分的保护标记的读取电路(2，3，4，5，8)。被读取电路读出的保护标记能够通过接口输出到外部器件。从接口输入擦除命令时，在被选择的存储块中的保护标记具有第一值时擦除电路执行擦除命令，而保护标记具有第二值时不执行擦除命令。

本发明的优选实施方式如下。

(1)保护标记存储在每个存储块的多个存储单元中，在读取保护标记时，根据多数理论执行错误纠正。

(2)该器件还包含根据输入到接口的地址和保护标记写入命令，对被选择的存储块的一部分写入保护标记的写入电路。

根据本发明的实施方式的非易失性半导体存储器件包含：多个由可电编程的非易失性半导体存储单元(M)构成的存储块(BLOCK)，由多个存储块构成的存储单元阵列(1)，与外部器件通信的接口(6，7)，根据输入到接口的地址和数据写入命令对被选择的存储块写入数据，并且根据输入到接口的地址和保护标记写入命令对被选择的存储块写入保护标记的写入电路(2，3，4，5，8)。在数据写入被选择的块之前，写入电路读取被选择的块的保护标记，在保护标记具有第一值时写入电路执行写入命令，而保护标记具有第二值时不执行写入命令。

本发明的优选实施方式如下。

(1)保护标记存储在每个存储块的多个存储单元中，在读取保护标记时，根据多数理论执行错误纠正。

根据本发明的实施方式的非易失性半导体存储器件包含：多个由可电编程的非易失性半导体存储单元(M)构成的存储块(BLOCK)，由多个存储块构成的存储单元阵列(1)，与外部器件通信的接口(6，7)，根据输入到接口的地址和擦除命令对被选择的存储块中的数据进行擦除的擦除电路(2，3，4，5，8)，以及根据输入到接口的地址和擦除保护标记写入命令对被选择的存储块写入擦除保护标记的写入电路(2，3，4，5，8)。在被选择的块的数据被擦除之前，擦除电路读取被选择的块的擦除保护标记，在擦除保护标记具有第一值时擦除电路执行擦除命令，而保护标记具有第二值时不执行擦除命令。

本发明的优选实施方式如下。

(1)擦除保护标记存储在每个存储块的多个存储单元中，在读取擦除保护标记时，根据多数理论执行错误纠正。

(2)写入电路根据输入到接口的地址和写入保护标记写入命令对被选择的存储块写入写入保护标记，并且在执行擦除命令之后将写入保护标记回写。

(3)写入保护标记存储在每个存储块的多个存储单元中，在读取写入保护标记时，根据多数理论执行错误纠正。

如上所述，根据本发明的实施方式，对每个存储块保护数据不被写入或擦除的保护功能是可以被控制的。此外，由于保护类型和设置保护标记的块的位置可以读出到外部，可以轻松管理该块。而且，保护功能可以被禁止。从而，可以提供能够应用于多种存储系统的快擦写存储器。

由于保护的存在/不存在是通过设置每个块中的保护标记来设置的，芯片大小不会增加。不必在每次访问存储器的时候都执行用于检查某个地址是否被保护的地址比较。从而，访问速度不会降低。

因此，可以提供一种非易失性半导体存储器件，它作为可被视为磁存储介质替代品的快擦写存储器，具有保护每个存储块不被写入和擦除的保护功能，并且能够提高用户的方便性。

在以上实施方式中，作为非易失性半导体存储器件的一个例子，说明了NAND快擦写存储器。然而，本发明也可以应用于嵌入了NAND快擦写存储器和逻辑电路的半导体集成电路器件中，或应用于其中在一个芯片上形成了系统的被称作SOC的半导体集成电路器件中。本发明也可以应用于IC卡或存储卡中，其中非易失性半导体存储器件安装在卡型封装、或各种存储系统，如使用存储卡的系统。

如上所述，根据本发明的一个方面，可以提供非易失性半导体存储器件，它具有在不增大芯片体积，不降低访问速度的情况下，保护任意被选择的块不被写入和擦除的保护功能，并且能够提高用户的方便性。

本领域技术人员容易想到其它优点和变更方式。因此，本发明就其更宽的方面而言不限于这里示出和说明的具体细节和代表性的实施方式。因此，在不背离由所附的权利要求书以及其等同物限定的总的发明构思的精神和范围的情况下，可以进行各种修改。

Claims (12)

1.一种非易失性半导体存储器件，包含：

多个由可电编程的非易失性半导体存储单元构成的存储块；

由多个上述存储块构成的存储单元阵列；

与外部器件通信的接口；

根据输入到上述接口的地址和数据写入命令对被选择的存储块写入数据的写入电路，从上述接口输入上述写入命令时，在上述被选择的存储块的保护标记具有第一值时上述写入电路执行上述写入命令，而上述保护标记具有第二值时不执行上述写入命令；以及

根据输入到上述接口的地址读取存储在上述被选择的存储块的一部分上的保护标记的读取电路，被上述读取电路读出的上述保护标记能够通过上述接口输出到外部器件。

2.如权利要求1所述的非易失性半导体存储器件，其特征在于：上述保护标记存储在每个存储块的多个存储单元中，在读取上述保护标记时，根据多数理论执行错误纠正。

3.如权利要求1所述的非易失性半导体存储器件，其特征在于：上述写入电路根据输入到上述接口的地址和保护标记写入命令，对上述被选择的存储块的上述一部分写入保护标记。

4.一种非易失性半导体存储器件，包含：

多个由可电编程的非易失性半导体存储单元构成的存储块；

由多个上述存储块构成的存储单元阵列；

与外部器件通信的接口；

根据输入到上述接口的地址和擦除命令对被选择的存储块中的数据进行擦除的擦除电路，从上述接口输入上述擦除命令时，在上述被选择的存储块中的保护标记具有第一值时上述擦除电路执行上述擦除命令，而上述保护标记具有第二值时不执行上述擦除命令；以及

根据输入到上述接口的地址读取存储在上述被选择的存储块的一部分上的保护标记的读取电路，被上述读取电路读出的上述保护标记能够通过上述接口输出到外部器件。

5.如权利要求4所述的非易失性半导体存储器件，其特征在于：上述保护标记存储在每个存储块的多个存储单元中，在读取上述保护标记时，根据多数理论执行错误纠正。

6.如权利要求4所述的非易失性半导体存储器件，其特征在于：还包含根据输入到上述接口的地址和保护标记写入命令，对上述被选择的存储块的上述一部分写入保护标记的写入电路。

7.一种非易失性半导体存储器件，包含：

多个由可电编程的非易失性半导体存储单元构成的存储块；

由多个上述存储块构成的存储单元阵列；

与外部器件通信的接口；以及

根据输入到上述接口的地址和数据写入命令对被选择的存储块写入数据，并且根据输入到上述接口的地址和保护标记写入命令对上述被选择的存储块写入保护标记的写入电路，在将数据写入上述被选择的块之前，上述写入电路读取上述被选择的块的上述保护标记，在上述保护标记具有第一值时执行上述写入命令，而上述保护标记具有第二值时不执行上述写入命令。

8.如权利要求7所述的非易失性半导体存储器件，其特征在于：上述保护标记存储在每个存储块的多个存储单元中，在读取上述保护标记时，根据多数理论执行错误纠正。

9.一种非易失性半导体存储器件，包含：

多个由可电编程的非易失性半导体存储单元构成的存储块；

由多个上述存储块构成的存储单元阵列；

与外部器件通信的接口；

根据输入到上述接口的地址和擦除命令对被选择的存储块中的数据进行擦除的擦除电路，在被选择的块的数据被擦除之前，上述擦除电路读取上述被选择的块的上述擦除保护标记，在上述擦除保护标记具有第一值时执行上述擦除命令，而上述保护标记具有第二值时不执行上述擦除命令；以及

根据输入到上述接口的地址和擦除保护标记写入命令对上述被选择的存储块写入擦除保护标记的写入电路。

10.如权利要求9所述的非易失性半导体存储器件，其特征在于：上述擦除保护标记存储在每个存储块的多个存储单元中，在读取上述擦除保护标记时，根据多数理论执行错误纠正。

11.如权利要求9所述的非易失性半导体存储器件，其特征在于：上述写入电路根据输入到接口的地址和写入保护标记写入命令对上述被选择的存储块写入写入保护标记，并且在执行上述擦除命令之后将上述写入保护标记回写。

12.如权利要求11所述的非易失性半导体存储器件，其特征在于：上述写入保护标记存储在每个存储块的多个存储单元中，在读取上述写入保护标记时，根据多数理论执行错误纠正。

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