JPH11328990A - 半導体集積回路装置およびそれを用いたメモリカード - Google Patents

Abstract

(57)【要約】 【課題】 不良セクタの自己代替えを行うことにより、
コントローラを不要とし、低コストでデータ処理を高速
で行う。 【解決手段】 内部コントローラ１０が、フラッシュメ
モリアレイ１５から転送され、データバッファ８に格納
された１セクタのデータのうち、管理データを読み出
し、不良セクタがあるか否かの判断を行い、良セクタの
場合には、内部コントローラ１０は、データバッファ８
にあるユーザ領域のデータが正しいと判断してＩ／Ｏバ
ッファ５を介してデータ出力を行う。また、不良セクタ
の場合には、内部コントローラ１０が、不良登録テーブ
ルにおける代替え先登録位置を算出し、代替え先登録位
置における代替え先のセクタアドレスを取得し、その代
替えセクタアドレスを内部アドレスとして、フラッシュ
メモリアレイ１５から１セクタのデータをデータバッフ
ァ８に転送し、Ｉ／Ｏバッファ５を介して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリの
不良セクタ管理技術に関し、特に、半導体集積回路装置
およびそれを用いたメモリカードに適用して有効な技術
に関するものである。

【０００２】

【従来の技術】ノートブック形パーソナルコンピュータ
や多機能端末機などの外部記憶メディアとして、メモリ
カードが急速に普及している。本発明者が検討したとこ
ろによれば、近年の高性能化の要求に伴って、メモリカ
ードに搭載される半導体メモリとして、たとえば、電気
的に一括消去、書き換えが可能であり、電池なしで大容
量のデータを保持できるフラッシュメモリが用いられて
いる。

【０００３】また、フラッシュメモリは、コントローラ
によって不良セクタの管理が行われており、接続先のマ
イクロコンピュータなどのホストから入力された外部ア
ドレスのセクタが不良の場合には、不良登録テーブルセ
クタを参照して代替えセクタにアクセスを行う制御がさ
れている。

【０００４】なお、この種のＩＣカードについて詳しく
述べてある例としては、１９９０年１２月１日、株式会
社工業調査会発行、大島雅志（編）、「電子材料」Ｐ２
２〜Ｐ２６があり、この文献には、各種のＩＣカードに
おける技術動向が記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なメモリカードでは、次のような問題点があることが本
発明者により見い出された。

【０００６】すなわち、マイクロコンピュータおよびゲ
ートアレイなどによって構成されるコントローラが、フ
ラッシュメモリの他に必要となり、メモリカードを構成
する部品点数が多くなり、コストが高くなってしまうと
いう問題がある。

【０００７】また、コントローラによる不良セクタの管
理が複雑であるために、システム設計が困難であり、コ
ントローラとフラッシュメモリとの間においてデータ転
送を行うために、高速動作の妨げとなっているという問
題がある。。

【０００８】本発明の目的は、不良セクタの自己代替え
を行うことにより、コントローラを不要とし、低コスト
でデータ処理を高速で行うことのできる半導体集積回路
装置およびそれを用いたメモリカードを提供することに
ある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、不良登録テーブルが設けられた不揮発性メモリと、
当該不揮発性メモリに不良セクタがある場合に、その不
良セクタの代替を行う不良セクタ代替制御手段とを１つ
の半導体基板上に備えたものである。

【００１２】また、本発明の半導体集積回路装置は、前
記不良セクタ代替制御手段が、不揮発性メモリから転送
される１セクタのデータを格納する格納部と、当該格納
部に格納する１セクタにおける管理データを読み出し、
その１セクタが不良セクタであるか否か判定し、良セク
タの場合には、格納部に格納された１セクタのデータを
出力させ、不良セクタの場合には、不揮発性メモリの不
良登録テーブルに基づいて代替え登録領域を算出して、
その代替え登録領域の１セクタのデータを読み出し、格
納部に転送する制御部とよりなるものである。

【００１３】それらにより、不良セクタの代替えなどの
データのやりとりを半導体チップ内において行うことが
できるので、データの処理時間を短縮することができ、
半導体集積回路装置それ自体も小型化することができ
る。

【００１４】さらに、本発明の半導体集積回路装置は、
前記不揮発性メモリへの書き込みまたは読み出しにおけ
るデータ処理を並列処理する並列処理制御手段を設けた
ものである。

【００１５】また、本発明の半導体集積回路装置は、前
記並列処理制御手段が、不揮発性メモリから転送される
１セクタのデータを格納する第１、第２の格納部と、第
１の格納部または第２の格納部のいずれかが前記不揮発
性メモリと接続されるように接続先を切り換える第１の
スイッチング部と、第１の格納部または第２の格納部の
いずれかが入出力バスと接続されるように接続先を切り
換える第２のスイッチング部とよりなるものである。

【００１６】それにより、データの読み出し時間を短縮
することができ、アドレス書き込み時には、内部アドレ
ス取得によるオーバヘッドを見えなくすることができ
る。

【００１７】さらに、本発明のメモリカードは、前記半
導体集積回路装置を用いて構成したものである。

【００１８】それにより、部品構成数を大幅に削減する
ことができる。

【００１９】以上のことにより、半導体集積回路装置の
動作速度を高速化することができる。また、複雑な不良
セクタの管理が不良となるのでメモリカードのシステム
設計を容易にすることができ、かつメモリカードの小型
化ならびに、低コスト化を行うことができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】（実施の形態１）図１は、本発明の実施の
形態１によるメモリカードの説明図、図２は、本発明の
実施の形態１によるメモリカードに設けられたフラッシ
ュメモリの回路ブロック図、図３は、本発明の実施の形
態１によるフラッシュメモリにおけるデータ構成の説明
図、図４は、本発明の実施の形態１によるメモリカード
の読み出し動作におけるフローチャート、図５は、本発
明の実施の形態１によるフラッシュメモリにおけるデー
タバッファの読み出し時のフローチャート、図６は、本
発明の実施の形態１によるメモリカードにおけるデータ
消去のフローチャート、図７は、本発明の実施の形態１
によるメモリカードにおけるデータ書き込みのフローチ
ャートである。

【００２２】本実施の形態１において、メモリカード１
は、フラッシュメモリカードであり、ノートブック形パ
ーソナルコンピュータや多機能端末機などの外部記憶メ
ディアとして用いられる。

【００２３】メモリカード１のプリント配線基板２に
は、図１に示すように、フラッシュメモリ（半導体集積
回路装置）３が実装されている。このフラッシュメモリ
３は、コントローラとフラッシュメモリとが１チップ化
されている。また、図１においては、１つのフラッシュ
メモリ３がプリント配線基板２に実装されているが、メ
モリ容量の増加などに応じて複数のフラッシュメモリ３
を実装してもよい。

【００２４】さらに、フラッシュメモリ３が実装された
プリント配線基板２は、フレームおよび上下パネルなど
によって固定され、プリント配線基板２の所定の周辺部
に設けられたコネクタ２ａを介して前述したノートブッ
ク形パーソナルコンピュータや多機能端末機などのホス
トとの信号のやり取りが行われる。

【００２５】フラッシュメモリ３には、図２に示すよう
に、制御信号バッファ４ならびにＩ／Ｏバッファ５が設
けられている。制御信号バッファ４は、接続先となるマ
イクロコンピュータなどのホストから入力される制御信
号を一時的に格納し、Ｉ／Ｏバッファ５は、ホストから
入出力されるコマンド、外部アドレス、プログラムデー
タなどの各種信号を一時的に格納する。

【００２６】また、Ｉ／Ｏバッファ５には、入出力バス
６を介してコマンド／外部アドレスバッファ７ならびに
データバッファ（格納部）８が接続されている。制御信
号バッファ４には、入出力コントローラ９が接続されて
おり、この入出力コントローラ９には、前述したコマン
ド／外部アドレスバッファ７、データバッファ８および
内部コントローラ（制御部）１０が接続されている。コ
マンド／外部アドレスバッファ７には、内部コントロー
ラ１０が接続されている。

【００２７】コマンド／外部アドレスバッファ７は、ホ
ストから入出力されるコマンド、外部アドレスの一時的
な格納を行い、データバッファ８は、プログラムデータ
の一時格納を行う。

【００２８】入出力コントローラ９は、制御信号に基づ
いてコマンド、外部アドレス、データをそれぞれのコマ
ンド／外部アドレスバッファ７、データバッファ８に転
送し、動作モードの確定を行う。ここで、外部アドレス
とは、フラッシュメモリ３の読み出し／書き込みの単位
であるセクタアドレスのことであり、一般的なＸアドレ
スに相当する。なお、プログラムデータはシリアル入力
されている。

【００２９】また、内部バス１１を介してデータバッフ
ァ８、内部コントローラ１０ならびにＹデコーダ１２が
接続されている。内部コントローラ１０には、Ｘデコー
ダ１３が接続されている。

【００３０】Ｙデコーダ１２には、データレジスタ１４
が接続されており、このデータレジスタ１４およびＸデ
コーダ１３には、電気的なデータの消去が可能であり、
データの保存に電源が不要なフラッシュメモリアレイ
（不揮発性メモリ）１５が接続されている。

【００３１】Ｙデコーダ１２、Ｘデコーダ１３は、メモ
リセルを選択するデコード信号をそれぞれ出力し、フラ
ッシュメモリアレイ１５は、記憶の最小単位であるメモ
リセルが規則正しくアレイ状に並べられている。そし
て、これらデータバッファ８および内部コントローラ１
０によって不良セクタ代替え制御手段が構成されてい
る。

【００３２】また、フラッシュメモリ３におけるデータ
構成について図３を用いて説明する。

【００３３】図３において、Ｘアドレスであるアドレス
ＸＡは、消去／読み出し／書き込みが行われる単位であ
り、セクタという。この場合、１セクタは、５１２バイ
トのユーザデータ領域と１６バイトの管理データ領域と
から構成されている。管理データ領域は、メモリカード
１自らの管理に使うものであり、ユーザによるアクセス
は行えない。

【００３４】不良でないセクタの管理データ領域には、
そのセクタが良セクタであることを示すコード、いわゆ
る、ＭＧＭ（Ｍｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ）
コードが書き込まれている。一方、不良セクタの管理デ
ータ領域には、ＭＧＭコードは、書き込まれていない。
この図３においては、’アドレスＸＡ＝ｒ’が不良セク
タを示している。

【００３５】また、’アドレスＸＡ＝ｓ’のセクタは、
不良登録テーブルに相当するセクタである。この場合で
は、各セクタアドレスの代替えセクタを登録するのに２
バイトずつ割り当ててあり、’アドレスＸＡ＝ｒ’の登
録位置である２ｒ＋１、２ｒ＋２バイト目に代替えセク
タのアドレスが登録されている。つまり、’アドレスＸ
Ａ＝ｔ’のセクタには、外部から’アドレスＸＡ＝ｒ’
にアクセスがあったときにデータが代わりに置かれる。

【００３６】次に、本実施の形態におけるメモリカード
１の動作について、図１〜図３ならびに図４〜図７のフ
ローチャートを用いて説明する。

【００３７】まず、メモリカード１が読み出しを行う場
合、図４に示すように、前述したホストからＩ／Ｏバッ
ファ５を介して読み出しセットアップコマンドがメモリ
カード１に入力され、入出力コントローラ９によって読
み出しモードがセットアップされる（ステップＳ１０
１）。

【００３８】そして、外部アドレスである読み出しアド
レスがＩ／Ｏバッファ５を介して入力され、その読み出
しアドレスバッファが、コマンド／外部アドレスバッフ
ァ７に格納される（ステップＳ１０２）。

【００３９】また、フラッシュメモリアレイ１５からデ
ータレジスタ１４、データバッファ８へと１セクタ分の
データが読み出され（ステップＳ１０３）、該データバ
ッファ８からＩ／Ｏバッファ５を介してデータの出力が
行われる（ステップＳ１０４）。

【００４０】ここで、前述したステップＳ１０３の処理
について、図５を用いて詳しく説明する。

【００４１】ステップＳ１０２の処理において、入力さ
れた読み出しアドレスを内部コントローラ１０が、内部
アドレスとしてフラッシュメモリアレイ１５にアクセス
し、そのセクタからデータバッファ８に１セクタのデー
タを転送する（ステップＳ２０１）。ここで、１セクタ
のデータとは、図３におけるユーザデータおよび管理デ
ータのことである。

【００４２】データバッファ８に転送されたデータのう
ち、管理データに相当する部分を内部コントローラ１０
の制御レジスタへ転送し、内部コントローラ１０によ
り、管理データの読み出しを行う（ステップＳ２０
２）。

【００４３】内部コントローラ１０は、セクタの管理デ
ータに不良セクタがあるか否か、すなわち、ＭＧＭコー
ドがあるか否かの判断を行う（ステップＳ２０３）。こ
のステップＳ２０３の処理において、良セクタを示すＭ
ＧＭコードがある場合には、内部コントローラ１０は、
データバッファ８にあるユーザ領域のデータが正しいと
判断してＩ／Ｏバッファ５を介してデータ出力を行う。

【００４４】また、ステップＳ２０３の処理において、
転送されたデータにＭＧＭコードがなければ、内部コン
トローラ１０が、先に入力された読み出しアドレスの不
良登録テーブル（図３）における代替え先登録位置を算
出する（ステップＳ２０４）。よって、図３に示したよ
うに、’アドレスＸＡ＝ｒ’が不良セクタの場合には、
不良テーブルテーブルである’アドレスＸＡ＝ｓ’にお
ける２ｒ＋１、２ｒ＋２バイト目に代替えセクタのアド
レスが登録されていることになる。

【００４５】そして、内部コントローラ１０は、不良登
録テーブルのセクタからデータバッファ８にデータを転
送し（ステップＳ２０５）、代替え先登録位置における
代替え先、すなわち、’アドレスＸＡ＝ｔ’のセクタア
ドレスを取得する（ステップＳ２０６）。

【００４６】その後、代替えセクタアドレスを内部アド
レスとして、フラッシュメモリアレイ１５から１セクタ
のデータをデータバッファ８に転送し（ステップＳ２０
７）、Ｉ／Ｏバッファ５を介してデータが出力される。

【００４７】次に、メモリカード１におけるデータ消去
の動作について図６のフローチャートを用いて説明す
る。

【００４８】ホストからＩ／Ｏバッファ５を介してデー
タ消去セットアップコマンドがメモリカード１に入力さ
れ、入出力コントローラ９によって消去モードがセット
アップされる（ステップＳ３０１）。

【００４９】そして、外部アドレスである消去アドレス
がＩ／Ｏバッファ５を介してコマンド／外部アドレスバ
ッファ７に格納され（ステップＳ３０２）、フラッシュ
メモリアレイ１５からデータレジスタ１４、データバッ
ファ８へと１セクタ分のデータが読み出される（ステッ
プＳ３０３）。このステップＳ３０３の処理は、図５と
同様の処理が行われ、適切な内部アドレスが取得され
る。この処理は、内部アドレスを取得するとともに、内
部アドレスセクタの管理データをデータバッファ８に退
避させている。

【００５０】その後、内部コントローラ１０は、取得し
た内部アドレスにおけるセクタを消去する（ステップＳ
３０４）。また、消去動作によって消去された管理デー
タは、書き戻さなければならないので、内部コントロー
ラ１０は、データバッファ８に退避していた管理データ
をフラッシュメモリアレイ１５に転送し（ステップＳ３
０５）、管理データの書き込みを行い（ステップＳ３０
６）、消去動作が終了となる。

【００５１】次に、メモリカード１におけるデータ書き
込みの動作について図７のフローチャートを用いて説明
する。

【００５２】ホストからＩ／Ｏバッファ５を介してデー
タの書き込みセットアップコマンドがメモリカード１に
入力され、入出力コントローラ９によって書き込みモー
ドがセットアップされる（ステップＳ４０１）。

【００５３】そして、外部アドレスである書き込みアド
レスがＩ／Ｏバッファ５を介してコマンド／外部アドレ
スバッファ７に格納され（ステップＳ４０２）、続いて
書き込みデータがＩ／Ｏバッファ５を介してデータバッ
ファ８に格納される（ステップＳ４０３）。

【００５４】その後、前述した図５と同様の処理が行わ
れることによって、適切な内部アドレスが取得される
（ステップＳ４０４）。また、このとき、内部アドレス
セクタの管理データをデータバッファ８に退避させる。

【００５５】そして、内部コントローラ１０は、データ
バッファ８に格納されたデータをデータレジスタ１４に
転送する（ステップＳ４０５）。このとき、先に退避し
ておいた管理データを書き込みデータに合成して転送
し、内部コントローラ１０は、内部アドレスのセクタへ
の書き込みを行い（ステップＳ４０６）、書き込み動作
が終了となる。

【００５６】それにより、本実施の形態１によれば、不
良セクタの代替えなどのデータのやりとりをフラッシュ
メモリ３内部において行うことができるので、データの
処理時間を短縮することができる。

【００５７】また、内部コントローラ１０、データバッ
ファ８を１つのチップに設けることによって、メモリカ
ード１の構成部品をフラッシュメモリ３のみにでき、メ
モリカード１を大幅にコストダウンすることができる。

【００５８】さらに、本実施の形態１においては、デー
タバッファ８（図２）内の不良登録テーブルにおけるセ
クタを読み込んでいたが、たとえば、データバッファ８
を直接読み込むようにしてもよい。

【００５９】この処理について、図８を用いて説明す
る。ここで、図８におけるステップＳ５０１〜Ｓ５０３
およびステップＳ５０５，Ｓ５０６の処理は、図５にお
けるステップＳ２０１〜Ｓ２０３、ステップＳ２０６，
Ｓ２０７の処理とそれぞれ同じであるので説明を省略す
る。

【００６０】ステップＳ５０３処理において、転送され
たデータにＭＧＭコードがない場合、データバッファ８
（図２）から代替え先アドレスを取得する（ステップＳ
５０４）。また、この場合には、システムの電源投入時
などの立ち上げ時に、予め不良テーブルの内容をフラッ
シュメモリアレイ１５からデータバッファ８に読み込ん
でおくことになる。

【００６１】それにより、フラッシュメモリアレイ１５
からの読み出し時間を短縮することができ、高速動作を
行うことができる。特に、セクタ数が少ないデータバッ
ファ８を大きくとれる場合に有効である。

【００６２】（実施の形態２）図９は、本発明の実施の
形態２によるメモリカードに設けられたフラッシュメモ
リの説明図、図１０は、本発明の実施の形態２によるメ
モリカードの読み出し時のフローチャート、図１１は、
本発明の実施の形態２によるメモリカードの書き込み時
のフローチャートである。

【００６３】本実施の形態２においては、メモリカード
１に設けられたフラッシュメモリ３ａが、制御信号バッ
ファ４、Ｉ／Ｏバッファ５、入出力バス６、コマンド／
外部アドレスバッファ７、データバッファ（並列処理手
段、第１、第２の格納部）８ａ，８ｂ、入出力コントロ
ーラ９、内部コントローラ１０、内部バス１１、Ｙデコ
ーダ１２、Ｘデコーダ１３、データレジスタ１４、フラ
ッシュメモリアレイ１５ならびにスイッチ（並列処理手
段、第１、第２のスイッチ部）１６，１７によって構成
されている。

【００６４】また、データバッファ８ａ，８ｂと内部バ
ス１１とは、スイッチ１６を介して接続されており、該
データバッファ８ａ，８ｂのいずれか一方と内部バス１
１とがスイッチ１６の切り換えに応じて接続されること
になる。

【００６５】さらに、データバッファ８ａ，８ｂと入出
力バス６とは、スイッチ１７を介して接続されており、
該データバッファ８ａ，８ｂのいずれか一方と入出力バ
ス６とがスイッチ１７の切り換えに応じて接続されるこ
とになる。これらスイッチ１６，１７は、内部コントロ
ーラ１０から出力される制御信号によって接続先の切り
換えが行われる。

【００６６】次に、本実施の形態２におけるメモリカー
ド１の動作について、図９および図１０、図１１のフロ
ーチャートを用いて説明する。

【００６７】メモリカード１が読み出しを行う場合、図
１０に示すように、ホストからＩ／Ｏバッファ５を介し
て読み出しセットアップコマンドがメモリカード１に入
力され、入出力コントローラ９によって読み出しモード
がセットアップされる（ステップＳ６０１）。また、図
１０においては、連続３セクタのデータを読み出した場
合を示すものである。

【００６８】そして、外部アドレスである読み出しアド
レスがＩ／Ｏバッファ５を介して入力され、その読み出
しアドレスバッファが、コマンド／外部アドレスバッフ
ァ７に格納される（ステップＳ６０２）。

【００６９】また、フラッシュメモリアレイ１５からデ
ータバッファ８ａへと１セクタ目のデータが読み出され
る（ステップＳ６０３）。この時、スイッチ１６は、デ
ータバッファ８ａと内部バス１１とが接続されるように
なっており、スイッチ１７は、データバッファ８ｂと入
出力バス６とが接続されるようになっている。

【００７０】次に、内部コントローラ１０は制御信号を
出力し、スイッチ１６を介してデータバッファ８ｂと内
部バス１１とが接続され、スイッチ１７を介してデータ
バッファ８ａと入出力バス６とが接続されるように切り
換えを行う。

【００７１】その後、データバッファ８ａの１セクタ目
のデータをＩ／Ｏバッファ５を介して出力させ（ステッ
プＳ６０４）、同時に、フラッシュメモリアレイ１５か
ら２セクタ目のデータをデータバッファ８ｂに読み出す
ことによって並列処理を行う（ステップＳ６０５）。

【００７２】これらステップＳ６０４，Ｓ６０５におけ
る並列処理が終了すると（ステップＳ６０６）、再び、
内部コントローラ１０は、制御信号をスイッチ１６，１
７に出力し、データバッファ８ａと内部バス１１および
データバッファ８ｂと入出力バス６とが接続されるよう
に切り換えを行う。

【００７３】そして、フラッシュメモリアレイ１５から
データバッファ８ａへと３セクタ目のデータを読み出し
（ステップＳ６０７）、同時に、データバッファ８ｂの
２セクタ目のデータをＩ／Ｏバッファ５を介して出力さ
せる（ステップＳ６０８）。

【００７４】これらステップＳ６０７，Ｓ６０８の処理
が終了すると（ステップＳ６０９）、データバッファ８
ａの３セクタ目のデータをＩ／Ｏバッファ５を介して出
力させる（ステップＳ６１０）。また、ステップＳ６０
３，Ｓ６０５，Ｓ６０７における詳細な処理は、前記実
施の形態１における図５と同様であるので、説明は省略
する。

【００７５】次に、メモリカード１の書き込み動作につ
いて、図１１を用いて説明する。

【００７６】ホストからＩ／Ｏバッファ５を介してデー
タの書き込みセットアップコマンドがメモリカード１に
入力され、入出力コントローラ９によって書き込みモー
ドがセットアップされる（ステップＳ７０１）。そし
て、外部アドレスである書き込みアドレスがＩ／Ｏバッ
ファ５を介してコマンド／外部アドレスバッファ７に格
納される（ステップＳ７０２）。

【００７７】続いて、前述した図５と同様の処理が行わ
れることによって、適切な内部アドレスが取得され（ス
テップＳ７０３）、同時に、Ｉ／Ｏバッファ５を介して
入力された書き込みデータをデータバッファ８ｂに格納
する（ステップＳ７０４）。

【００７８】これらステップＳ７０３，Ｓ７０４におけ
る並列処理が終了すると（ステップＳ７０５）、データ
レジスタ１４にデータバッファ８ｂから書き込みデータ
が転送され（ステップＳ７０６）、内部コントローラ１
０が、内部アドレスのセクタへの書き込みを行い（ステ
ップＳ７０７）、書き込み動作が終了となる。

【００７９】それにより、本実施の形態２によれば、フ
ラッシュメモリ３ａにスイッチ１６，１７を設けること
によって、データの読み出し時間を短縮することがで
き、アドレス書き込み時には、内部アドレス取得による
オーバヘッドを見えなくすることができる。

【００８０】特に、データバッファ８ａ、８ｂからＩ／
Ｏへのデータ出力が、フラッシュメモリアレイ１５から
データバッファ８ａ，８ｂへのデータ読み出しよりも遅
い場合には、連続的にデータを出力することが可能とな
り、フラッシュメモリアレイ１５からデータバッファ８
ａ，８ｂへの読み出しにおけるオーバヘッドを見えなく
することができる。

【００８１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８２】たとえば、前記実施の形態１におけるフラ
ッシュメモリに、誤り訂正回路（ＥＣＣ：Ｅｒｒｏｒ
Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）を設けるようにして
もよい。

【００８３】この場合、フラッシュメモリ３ｂは、図１
２に示すように、入出力バス６ならびに内部バス１１
に、それぞれ誤り訂正回路１８，１９が接続されてい
る。これら誤り訂正回路１８，１９は、たとえば、シフ
トレジスタと論理ゲートとによって構成されている。

【００８４】また、誤り訂正回路１８，１９は、ユーザ
データをシリアルに入力し、計算した誤り符号を付加し
て出力を行ったり、予め誤り訂正符号の付加されたユー
ザデータをシリアル入力し、計算したシンドロームによ
り誤り検出や訂正を行う。

【００８５】よって、誤り訂正回路１８により、メモリ
カード１の通信信頼性を向上することができる。また、
誤り訂正回路１９によって、フラッシュメモリアレイか
ら入出力されるデータの信頼性を向上することができ
る。

【００８６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８７】（１）本発明によれば、不良セクタ代替制
御手段により、不良セクタの代替えなどのデータのやり
とりを半導体集積回路装置内において行うことができる
ので、データの処理時間を大幅に短縮することができ
る。

【００８８】（２）また、本発明では、並列処理制御手
段を設けたことによって、データの読み出し時間を短縮
することができ、アドレス書き込み時には、内部アドレ
ス取得によるオーバヘッドを見えなくすることができ
る。

【００８９】（３）さらに、本発明においては、不良セ
クタなどを管理するコントローラが不要となるので、メ
モリカードに実装される部品構成数を大幅に削減するこ
とができ、かつメモリカードの設計を容易に行うことが
できる。

【００９０】（４）また、本発明によれば、メモリカー
ドの小型化ならびに、低コスト化を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるメモリカードの説
明図である。

【図２】本発明の実施の形態１によるメモリカードに設
けられたフラッシュメモリの回路ブロック図である。

【図３】本発明の実施の形態１によるフラッシュメモリ
におけるデータ構成の説明図である。

【図４】本発明の実施の形態１によるメモリカードの読
み出し動作におけるフローチャートである。

【図５】本発明の実施の形態１によるフラッシュメモリ
におけるデータバッファの読み出し時のフローチャート
である。

【図６】本発明の実施の形態１によるメモリカードにお
けるデータ消去のフローチャートである。

【図７】本発明の実施の形態１によるメモリカードにお
けるデータ書き込みのフローチャートである。

【図８】本発明の他の実施の形態によるフラッシュメモ
リにおけるデータバッファの読み出し時のフローチャー
トである。

【図９】本発明の実施の形態２によるメモリカードに設
けられたフラッシュメモリの説明図である。

【図１０】本発明の実施の形態２によるメモリカードの
読み出し時のフローチャートである。

【図１１】本発明の実施の形態２によるメモリカードの
書き込み時のフローチャートである。

【図１２】本発明の他の実施の形態によるメモリカード
に設けられたフラッシュメモリの回路ブロック図であ
る。

【符号の説明】

１ メモリカード ２ プリント配線基板 ２ａ コネクタ ３〜３ｂ フラッシュメモリ（半導体集積回路装置） ４ 制御信号バッファ ５ Ｉ／Ｏバッファ ６ 入出力バス ７ コマンド／外部アドレスバッファ ８ データバッファ（格納部） ８ａ データバッファ（並列処理手段、第１格納部） ８ｂ データバッファ（並列処理手段、第２格納部） ９ 入出力コントローラ９ １０ 内部コントローラ（制御部） １１ 内部バス １２ Ｙデコーダ １３ Ｘデコーダ １４ データレジスタ １５ フラッシュメモリアレイ（不揮発性メモリ） １６ スイッチ（並列処理手段、第１のスイッチ部） １７ スイッチ（並列処理手段、第２のスイッチ部） １８，１９ 誤り訂正回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 不良登録テーブルが設けられた不揮発性
   メモリと、前記不揮発性メモリに不良セクタがある場合
   に、その不良セクタの代替を行う不良セクタ代替制御手
   段とを１つの半導体基板上に備えたことを特徴とする半
   導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置にお
   いて、 前記不良セクタ代替制御手段が、 前記不揮発性メモリから転送される１セクタのデータを
   格納する格納部と、 前記格納部に格納する１セクタにおける管理データを読
   み出し、その１セクタが不良セクタであるか否か判定
   し、良セクタの場合には、前記格納部に格納された１セ
   クタのデータを出力させ、不良セクタの場合には、前記
   不揮発性メモリの不良登録テーブルに基づいて代替え登
   録領域を算出して、その代替え登録領域の１セクタのデ
   ータを読み出し、前記格納部に転送する制御部とよりな
   ることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項２記載の半導体集積回路装置にお
   いて、前記不揮発性メモリへの書き込みまたは読み出し
   におけるデータ処理を並列処理する並列処理制御手段を
   設けたことを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置にお
   いて、 前記並列処理制御手段が、 前記不揮発性メモリから転送される１セクタのデータを
   格納する第１、第２の格納部と、 前記第１の格納部または第２の格納部のいずれかが前記
   不揮発性メモリと接続されるように接続先を切り換える
   第１のスイッチング部と、 前記第１の格納部または第２の格納部のいずれかが入出
   力バスと接続されるように接続先を切り換える第２のス
   イッチング部とよりなることを特徴とする半導体集積回
   路装置。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
   導体集積回路装置を用いて構成したことを特徴とするメ
   モリカード。