JP4780304B2 - 半導体メモリおよびデータアクセス方法 - Google Patents
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Description
以下、図面を参照しつつ本発明の実施の形態について説明する。図1は、本実施の形態に係る情報処理装置1と半導体メモリ2とを示す図である。情報処理装置1は、CPU11、RAM12およびメモリスロット13を備えている。情報処理装置1は、メモリスロット13に装着された半導体メモリ2からデータを読み出し、CPU11、RAM12を利用して、各種のデータ処理を実行する。あるいは、半導体メモリ2に対してデータの書き込み処理を実行する。
Assistance)、セットトップボックス、ゲーム装置などが考えられる。情報処理装置1が、PDAやセットトップボックスである場合には、半導体メモリ2は、アプリケーションプログラムやコンテンツデータなどが記録されるメモリであり、情報処理装置1がゲーム装置である場合には、半導体メモリ2は、ゲームカートリッジである。
次に、本発明の第2の実施の形態について説明する。第2の実施の形態における情報処理装置1および半導体メモリ2の構成も図1および図2で示したものと同様である。第2の実施の形態においては、アドレス生成回路224における指定アドレス33の生成処理方法が異なる。
第1および第2の実施の形態に係る半導体メモリ2に対するセキュリティをさらに向上させる方法について説明する。情報処理装置1は、第1動作モードにおいて、第1アドレス情報を出力する他に、任意ビット長の認証値を出力するのである。つまり、暗号化された第1アドレス情報31の他に、暗号化された認証値を出力するのである。この認証値は、第1アドレス情報31を転送するコマンドに含まれていても良いし、別のコマンドを発行して転送するようにしてもよい。
第1および第2の実施の形態において、第1アドレス情報31をブロックアドレスとすることにより、メモリアレイ21に対するブロック単位でのアクセスコントロールが可能となることを説明した。そして、上記の実施の形態においては、たとえば、ブロックアドレスが4ビットで、バイトアドレス(全体のアドレス)が10ビットである場合を説明したが、この全体のアドレスに対するブロックアドレスの比はメモリアレイ21内で一定でなくてもよい。
第2の実施の形態の変形例として、第1アドレス情報31と第2アドレス情報32とを同じアドレス長にしてもよい。上記の実施の形態であれば、第1アドレス情報31と第2アドレス情報32のいずれについても完全な10ビットのアドレスを用いるのである。この場合、メモリアレイ21の最小アクセス単位とブロック単位が同じ単位となる。したがって、全ての記憶領域にアクセスするためには、一旦第1動作モードに遷移し、ブロックを変更する必要が生じる。このため、処理速度の低下は免れないが、セキュリティは非常に高くなるので、処理速度よりセキュリティの強化が強く望まれる製品で用いるなどすればよい。あるいは、第1アドレス情報31を完全な10ビットのアドレスとし、第2アドレス情報32は0ビットとしてもよい。つまり、第1動作モードにおいて第1アドレス情報31を設定し、第2動作モードではアドレスを指定しないRead/Writeコマンドを発行するのである。この場合にも、メモリアレイ21の最小アクセス単位とブロック単位が同じ単位となり、処理速度の低下は免れないが、非常にセキュリティの高いシステムとなる。
2 半導体メモリ
21 メモリアレイ
22 コントロール回路
221 コマンド判別回路
222 アドレス情報記憶部
223 動作モード記憶部
224 アドレス生成回路
Claims (20)
- データ記憶部とコントロール回路と入出力回路とを備え、第1動作モードと第2動作モードとを切替えながら動作するメモリであって、
前記第1動作モードは、前記第2動作モードよりもコマンドに対して高いセキュリティが施されるモードであり、
前記コントロール回路は、
現在の動作モードを記憶する動作モード記憶部と、
前記入出力回路を介して外部より入力されるコマンドを判別するコマンド判別回路と、
を備え、
前記コマンド判別回路は、
少なくとも前記第1動作モードにおいて入力するコマンドに施されたセキュリティを解除してコマンドを解読する手段と、
前記第1動作モードにおいて入力するコマンドから第1アドレス情報を取得する手段と、
前記第2動作モードにおいて入力するコマンドから第2アドレス情報を取得する手段と、
を含み、
前記コントロール回路は、
前記コマンド判別回路が前記第1動作モードにおいて取得した前記第1アドレス情報を記憶するアドレス情報記憶部と、
前記コマンド判別回路が前記第2動作モードにおいて取得した前記第2アドレス情報またはその一部と、前記アドレス情報記憶部に格納されている前記第1アドレス情報またはその一部とから指定アドレスを生成するアドレス生成回路と、
を備え、
前記コントロール回路は、前記アドレス生成回路より出力された指定アドレスを用いて前記データ記憶部へのアクセスを行うことを特徴とする半導体メモリ。 - 請求項1に記載の半導体メモリにおいて、
前記第1アドレス情報が、前記指定アドレスの上位ビットアドレスを構成し、前記第2アドレス情報が、前記指定アドレスの下位ビットアドレスを構成することを特徴とする半導体メモリ。 - 請求項2に記載の半導体メモリにおいて、
前記データ記憶部は、複数のブロックで管理され、前記上位ビットアドレスは、前記データ記憶部のブロックアドレスであり、前記コマンド判別回路によって前記上位ビットアドレスが取得されることにより、当該上位ビットアドレスで指定されるブロック内の記憶領域に対しては、前記第2動作モードにおいて連続的にアクセス可能としたことを特徴とする半導体メモリ。 - 請求項3に記載の半導体メモリにおいて、
前記上位ビットアドレスで指定されるブロック以外のブロックに対しては、前記第2動作モードにおいて実質的にアクセス不可能であることを特徴とする半導体メモリ。 - データ記憶部とコントロール回路と入出力回路とを備え、第1動作モードと第2動作モードとを切替えながら動作するメモリであって、
前記第1動作モードは、前記第2動作モードよりもコマンドに対して高いセキュリティが施されるモードであり、
前記コントロール回路は、
現在の動作モードを記憶する動作モード記憶部と、
前記入出力回路を介して外部より入力されるコマンドを判別するコマンド判別回路と、
を備え、
前記コマンド判別回路は、
少なくとも前記第1動作モードにおいて入力するコマンドに施されたセキュリティを解除してコマンドを解読する手段と、
前記第1動作モードにおいて入力するコマンドから第1アドレス情報を取得する手段と、
前記第2動作モードにおいて入力するコマンドから第2アドレス情報を取得する手段と、
を含み、
前記コントロール回路は、
前記コマンド判別回路が前記第1動作モードにおいて取得した前記第1アドレス情報を記憶するアドレス情報記憶部と、
前記コマンド判別回路が前記第2動作モードにおいて取得した前記第2アドレス情報またはその一部と、前記アドレス情報記憶部に格納されている前記第1アドレス情報またはその一部とを比較して、両者が一致する場合にのみ前記第2アドレス情報またはその一部から指定アドレスを生成するアドレス生成回路と、
を備え、
前記コントロール回路は、前記アドレス生成回路より出力された指定アドレスを用いて前記データ記憶部へのアクセスを行うことを特徴とする半導体メモリ。 - 請求項5に記載の半導体メモリにおいて、
前記データ記憶部は、複数のブロックで管理され、前記第1アドレス情報は、前記データ記憶部のブロックアドレスであり、前記第2アドレス情報は、前記データ記憶部のアクセス単位に対応したアドレスであり、前記アドレス生成回路は、前記第2アドレス情報に含まれる上位のブロックアドレスが前記第1アドレス情報と一致する場合に、前記第2アドレス情報を指定アドレスとして出力することを特徴とする半導体メモリ。 - 請求項6に記載の半導体メモリにおいて、
前記コマンド判別回路によって前記第1アドレス情報が取得されることにより、当該第1アドレス情報で指定されるブロック内の記憶領域に対しては、前記第2動作モードにおいて連続的にアクセス可能としたことを特徴とする半導体メモリ。 - 請求項7に記載の半導体メモリにおいて、
前記第1アドレス情報で指定されるブロック以外のブロックに対しては、前記第2動作モードにおいて実質的にアクセス不可能であることを特徴とする半導体メモリ。 - 請求項3、請求項4、請求項6ないし請求項8のいずれかに記載の半導体メモリにおいて、
前記データ記憶部は、異なるビット長のブロックアドレスが混在する複数のブロックから構成されることを特徴とする半導体メモリ。 - 請求項1ないし請求項9のいずれかに記載の半導体メモリにおいて、
前記第1動作モードにおいて入力するコマンドに認証値が含まれており、前記第2動作モードにおいて入力するコマンドに含まれている認証値が、前記第1動作モードにおいて入力した認証値と一致する場合のみ、前記データ記憶部へのアクセスを許可することを特徴とする半導体メモリ。 - データ記憶部とコントロール回路と入出力回路とを備え、第1動作モードと第2動作モードとを切替えながら動作する半導体メモリにおいて前記データ記憶部にアクセスする方法であって、
a)前記半導体メモリが、前記第2動作モードよりもコマンドに対して高いセキュリティが施される前記第1動作モードで動作している状態において、前記コントロール回路が、外部からコマンドを入力する工程と、
b)前記コントロール回路が、前記第1動作モードにおいて入力したコマンドから第1アドレス情報を取得する工程と、
c)前記半導体メモリが、前記第2動作モードに遷移する工程と、
d)前記半導体メモリが、前記第2動作モードで動作している状態において、前記コントロール回路が、外部からコマンドを入力する工程と、
e)前記コントロール回路が、前記第2動作モードにおいて入力したコマンドから第2アドレス情報を取得する工程と、
f)前記コントロール回路が、前記第1アドレス情報またはその一部と、前記第2アドレス情報またはその一部とから指定アドレスを生成する工程と、
g)前記コントロール回路が、生成した前記指定アドレスを用いて前記データ記憶部へのアクセスを行う工程と、
を備えることを特徴とするデータアクセス方法。 - 請求項11に記載のデータアクセス方法において、
前記第1アドレス情報が、前記指定アドレスの上位ビットアドレスを構成し、前記第2アドレス情報が、前記指定アドレスの下位ビットアドレスを構成することを特徴とするデータアクセス方法。 - 請求項12に記載のデータアクセス方法において、
前記データ記憶部は、複数のブロックで管理され、前記上位ビットアドレスは、前記データ記憶部のブロックアドレスであり、前記工程a)〜c)を実行することにより、前記上位ビットアドレスが取得された後は、当該上位ビットアドレスで指定されるブロック内の記憶領域に対しては、前記工程d)〜g)を繰り返すことにより、前記第2動作モードにおいて連続的にアクセス可能としたことを特徴とするデータアクセス方法。 - 請求項13に記載のデータアクセス方法において、
前記上位ビットアドレスで指定されるブロック以外のブロックに対しては、前記第2動作モードにおいて実質的にアクセス不可能であることを特徴とするデータアクセス方法。 - データ記憶部とコントロール回路と入出力回路とを備え、第1動作モードと第2動作モードとを切替えながら動作する半導体メモリにおいて前記データ記憶部にアクセスする方法であって、
a)前記半導体メモリが、前記第2動作モードよりもコマンドに対して高いセキュリティが施される前記第1動作モードで動作している状態において、前記コントロール回路が、外部からコマンドを入力する工程と、
b)前記コントロール回路が、前記第1動作モードにおいて入力したコマンドから第1アドレス情報を取得する工程と、
c)前記半導体メモリが、前記第2動作モードに遷移する工程と、
d)前記半導体メモリが、前記第2動作モードで動作している状態において、前記コントロール回路が、外部からコマンドを入力する工程と、
e)前記コントロール回路が、前記第2動作モードにおいて入力したコマンドから第2アドレス情報を取得する工程と、
f)前記コントロール回路が、前記第1アドレス情報またはその一部と、前記第2アドレス情報またはその一部とを比較して、両者が一致する場合にのみ前記第2アドレス情報またはその一部から指定アドレスを生成する工程と、
g)前記コントロール回路が、生成した前記指定アドレスを用いて前記データ記憶部へのアクセスを行う工程と、
を備えることを特徴とするデータアクセス方法。 - 請求項15に記載のデータアクセス方法において、
前記データ記憶部は、複数のブロックで管理され、前記第1アドレス情報は、前記データ記憶部のブロックアドレスであり、前記第2アドレス情報は、前記データ記憶部のアクセス単位に対応したアドレスであり、
前記工程f)は、前記第2アドレス情報に含まれる上位のブロックアドレスが前記第1アドレス情報と一致する場合に、前記第2アドレス情報を指定アドレスとして出力することを特徴とするデータアクセス方法。 - 請求項16に記載のデータアクセス方法において、
前記工程a)〜c)により前記第1アドレス情報が取得されることにより、当該第1アドレス情報で指定されるブロック内の記憶領域に対しては、前記工程d)〜g)を繰り返すことにより、前記第2動作モードにおいて連続的にアクセス可能としたことを特徴とするデータアクセス方法。 - 請求項17に記載のデータアクセス方法において、
前記第1アドレス情報で指定されるブロック以外のブロックに対しては、前記第2動作モードにおいて実質的にアクセス不可能であることを特徴とするデータアクセス方法。 - 請求項13、請求項14、請求項16ないし請求項18のいずれかに記載のデータアクセス方法において、
前記データ記憶部は、異なるビット長のブロックアドレスが混在する複数のブロックから構成されることを特徴とするデータアクセス方法。 - 請求項11ないし請求項19のいずれかに記載のデータアクセス方法において、
前記第1動作モードにおいて入力するコマンドに認証値が含まれており、前記第2動作モードにおいて入力するコマンドに含まれている認証値が、前記第1動作モードにおいて入力した認証値と一致する場合のみ、前記データ記憶部へのアクセスを許可することを特徴とするデータアクセス方法。
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