JPH05109293A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05109293A JPH05109293A JP27062291A JP27062291A JPH05109293A JP H05109293 A JPH05109293 A JP H05109293A JP 27062291 A JP27062291 A JP 27062291A JP 27062291 A JP27062291 A JP 27062291A JP H05109293 A JPH05109293 A JP H05109293A
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- Japan
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- rewrite
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭに関し、システムトラブル、人
為的ミス等による電気的アクシデントに対してデータを
保護することができるＥＥＰＲＯＭを提供する。 【構成】 ＥＥＰＲＯＭ等の半導体記憶装置において、
データの書き換えを禁止する書換禁止端子３６を備え、
該書換禁止端子３６は、書換禁止信号ＥＷＸに基づいて
データの書き換えを禁止するように構成する。
為的ミス等による電気的アクシデントに対してデータを
保護することができるＥＥＰＲＯＭを提供する。 【構成】 ＥＥＰＲＯＭ等の半導体記憶装置において、
データの書き換えを禁止する書換禁止端子３６を備え、
該書換禁止端子３６は、書換禁止信号ＥＷＸに基づいて
データの書き換えを禁止するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特
に、ＥＥＰＲＯＭに関する。近年、コントロールシステ
ムにおいては、広い範囲にわたって不揮発性メモリ（主
にＥＥＰＲＯＭ）が使用されており、該ＥＥＰＲＯＭの
信頼性が要求されている。すなわち、ＥＥＰＲＯＭで
は、一旦書き込まれたデータがシステムトラブルや人為
的ミス等により書き換えられるのを防止したいという要
求がある。そこで、ＥＥＰＲＯＭのデータを各種の電気
的アクシデントから防止する構成が望まれている。
に、ＥＥＰＲＯＭに関する。近年、コントロールシステ
ムにおいては、広い範囲にわたって不揮発性メモリ（主
にＥＥＰＲＯＭ）が使用されており、該ＥＥＰＲＯＭの
信頼性が要求されている。すなわち、ＥＥＰＲＯＭで
は、一旦書き込まれたデータがシステムトラブルや人為
的ミス等により書き換えられるのを防止したいという要
求がある。そこで、ＥＥＰＲＯＭのデータを各種の電気
的アクシデントから防止する構成が望まれている。
【０００２】
【従来の技術】従来、ＥＥＰＲＯＭにおいて、データを
各種の電気的アクシデントから防止するために、次のよ
うな構成がとられていた。すなわち、ＶCC検出（ＶCC＝
３Ｖ以下では書き換え動作をしない）、ライトイネーブ
ルプロテクト（２０ｎｓ以下のライトイネーブル入力パ
ルスに対しては書き換え動作をしない）、ライトインヒ
ビット（アウトプットイネーブルがＴＴＬの「Ｌ」レベ
ルのとき、または、チップイネーブルがＴＴＬの「Ｈ」
レベルのときは、書き換え動作をしない）等の構成がと
られていた。
各種の電気的アクシデントから防止するために、次のよ
うな構成がとられていた。すなわち、ＶCC検出（ＶCC＝
３Ｖ以下では書き換え動作をしない）、ライトイネーブ
ルプロテクト（２０ｎｓ以下のライトイネーブル入力パ
ルスに対しては書き換え動作をしない）、ライトインヒ
ビット（アウトプットイネーブルがＴＴＬの「Ｌ」レベ
ルのとき、または、チップイネーブルがＴＴＬの「Ｈ」
レベルのときは、書き換え動作をしない）等の構成がと
られていた。
【０００３】
【発明が解決しようとする課題】ところが、内部誤動作
あるいはＣＰＵの暴走等の電気的アクシデントにより、
上記の設定条件以外の状態になると、ＥＥＰＲＯＭ内の
データが誤って書き換えられてしまうという問題があっ
た。
あるいはＣＰＵの暴走等の電気的アクシデントにより、
上記の設定条件以外の状態になると、ＥＥＰＲＯＭ内の
データが誤って書き換えられてしまうという問題があっ
た。
【０００４】また、従来、任意の指示されたアドレスに
対応するデータの書き換えを禁止するという機能は設け
られていなかった。従って、ＥＥＰＲＯＭ内のデータを
確実に保護することができず、記憶されているデータの
信頼性（データが真の値か否か）に問題を生じていた。
対応するデータの書き換えを禁止するという機能は設け
られていなかった。従って、ＥＥＰＲＯＭ内のデータを
確実に保護することができず、記憶されているデータの
信頼性（データが真の値か否か）に問題を生じていた。
【０００５】そこで、本発明は、システムトラブル、人
為的ミス等による電気的アクシデントに対してデータを
保護することができる半導体記憶装置を提供することを
目的とする。
為的ミス等による電気的アクシデントに対してデータを
保護することができる半導体記憶装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】第１発明は、データの書
き換え可能な半導体記憶装置において、データの書き換
えを禁止する書換禁止端子（３６）を備え、該書換禁止
端子（３６）は、書換禁止信号（ＥＷＸ）に基づいてデ
ータの書き換えを禁止することを特徴とする。
き換え可能な半導体記憶装置において、データの書き換
えを禁止する書換禁止端子（３６）を備え、該書換禁止
端子（３６）は、書換禁止信号（ＥＷＸ）に基づいてデ
ータの書き換えを禁止することを特徴とする。
【０００７】また、第２発明は、データの書き換え可能
な半導体記憶装置において、データの書き換えを禁止す
る領域のアドレスを記憶する記憶部（７２〜７２）を備
え、データの書き換えを指示されたアドレスが記憶部
（７２〜７２）のアドレスに一致する場合に、該アドレ
スに対応するデータの書き換えが禁止されることを特徴
とする。
な半導体記憶装置において、データの書き換えを禁止す
る領域のアドレスを記憶する記憶部（７２〜７２）を備
え、データの書き換えを指示されたアドレスが記憶部
（７２〜７２）のアドレスに一致する場合に、該アドレ
スに対応するデータの書き換えが禁止されることを特徴
とする。
【０００８】
【作用】第１発明においては、書換禁止信号（ＥＷＸ）
に基づいて、書換禁止端子（３６）は、データの書き換
えを禁止する。
に基づいて、書換禁止端子（３６）は、データの書き換
えを禁止する。
【０００９】また、第２発明においては、データの書き
換えを指示されたアドレスが記憶部（７２〜７２）のア
ドレスに一致する場合には、該アドレスに対応するデー
タの書き換えが禁止される。
換えを指示されたアドレスが記憶部（７２〜７２）のア
ドレスに一致する場合には、該アドレスに対応するデー
タの書き換えが禁止される。
【００１０】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の実施例によるＥＥＰＲ
ＯＭの構成が示されている。図１は、ＥＥＰＲＯＭ単体
のデバイスを示し、ＥＥＰＲＯＭとしては、例えばＭＢ
Ｍ２８Ｃ６４が使用されている。
を説明する。図１には、本発明の実施例によるＥＥＰＲ
ＯＭの構成が示されている。図１は、ＥＥＰＲＯＭ単体
のデバイスを示し、ＥＥＰＲＯＭとしては、例えばＭＢ
Ｍ２８Ｃ６４が使用されている。
【００１１】図１において、データ保護回路１０´ＣＥ
・ＯＥロジック回路１２、書込み・消去タイミング発生
回路１４は、１つのブロック回路にて示され、入／出力
バッファ１６、Ｙゲート１８、６５，５３６ビットのメ
モリセル２０は、１つのブロック回路にて示され、Ｙデ
コーダ２２、Ｘデコーダ２４は、１つのブロック回路に
て示され、また、符号２６は高電圧発生回路を示し、符
号２８は、アドレスバッファを示す。符号ＧＮＤ、ＶCC
は、それぞれ、アース線、電源電圧を示し、電源電圧Ｖ
CCはデータ保護回路１０に供給される。また、符号Ｃ
Ｅ、ＯＥ、ＷＥは、それぞれ、チップイネーブル信号、
アウトプットイネーブル信号、ライトイネーブル信号を
示し、チップイネーブル信号ＣＥ及びアウトプットイネ
ーブル信号ＯＥは、ＣＥ・ＯＥロジック回路１２を作動
可能状態にし、ライトイネーブル信号ＷＥは、書込み・
消去タイミング発生回路１４を作動可能状態にする。
・ＯＥロジック回路１２、書込み・消去タイミング発生
回路１４は、１つのブロック回路にて示され、入／出力
バッファ１６、Ｙゲート１８、６５，５３６ビットのメ
モリセル２０は、１つのブロック回路にて示され、Ｙデ
コーダ２２、Ｘデコーダ２４は、１つのブロック回路に
て示され、また、符号２６は高電圧発生回路を示し、符
号２８は、アドレスバッファを示す。符号ＧＮＤ、ＶCC
は、それぞれ、アース線、電源電圧を示し、電源電圧Ｖ
CCはデータ保護回路１０に供給される。また、符号Ｃ
Ｅ、ＯＥ、ＷＥは、それぞれ、チップイネーブル信号、
アウトプットイネーブル信号、ライトイネーブル信号を
示し、チップイネーブル信号ＣＥ及びアウトプットイネ
ーブル信号ＯＥは、ＣＥ・ＯＥロジック回路１２を作動
可能状態にし、ライトイネーブル信号ＷＥは、書込み・
消去タイミング発生回路１４を作動可能状態にする。
【００１２】前記アドレスバッファ２８には、アドレス
入力Ａ0 〜Ａ12が供給され、該アドレスバッファ２８
は、アドレス値Ａ0 〜Ａ4 、Ａ5 〜Ａ12をそれぞれＹデ
コーダ２２、Ｘデコーダ２４に供給する。そして、Ｙデ
コーダ２２からのデコード値Ｙ 0 〜Ｙ31は、Ｙゲート１
８に供給され、Ｘデコーダ２４からのデコード値Ｘ0 〜
Ｘ255 は、メモリセル２０に供給される。なお、入／出
力バッファ１６は、データ入・出力Ｉ／Ｏ〜Ｉ／Ｏに接
続されている。また、ＣＥ・ＯＥロジック回路１２は、
入／出力バッファ１６にバス３０で接続され、高電圧発
生回路２６は、書込み・消去タイミング発生回路１４に
バス３２で接続され、Ｙデコーダ２２にバス３４で接続
されている。
入力Ａ0 〜Ａ12が供給され、該アドレスバッファ２８
は、アドレス値Ａ0 〜Ａ4 、Ａ5 〜Ａ12をそれぞれＹデ
コーダ２２、Ｘデコーダ２４に供給する。そして、Ｙデ
コーダ２２からのデコード値Ｙ 0 〜Ｙ31は、Ｙゲート１
８に供給され、Ｘデコーダ２４からのデコード値Ｘ0 〜
Ｘ255 は、メモリセル２０に供給される。なお、入／出
力バッファ１６は、データ入・出力Ｉ／Ｏ〜Ｉ／Ｏに接
続されている。また、ＣＥ・ＯＥロジック回路１２は、
入／出力バッファ１６にバス３０で接続され、高電圧発
生回路２６は、書込み・消去タイミング発生回路１４に
バス３２で接続され、Ｙデコーダ２２にバス３４で接続
されている。
【００１３】符号３６は、書換禁止端子（ライトイレー
ス禁止端子）を示し、該書換禁止端子３６からの書換禁
止信号ＥＷＸは、書込み・消去タイミング発生回路１４
及び高電圧発生回路２６に供給される。また、符号ＥＷ
Ｆは、ライトイレース禁止検出フラグを示し、該フラグ
ＥＷＦは、アドレスバッファ２８から出力され、データ
の書き換えを禁止する領域内のアドレスが指示された旨
を示す。
ス禁止端子）を示し、該書換禁止端子３６からの書換禁
止信号ＥＷＸは、書込み・消去タイミング発生回路１４
及び高電圧発生回路２６に供給される。また、符号ＥＷ
Ｆは、ライトイレース禁止検出フラグを示し、該フラグ
ＥＷＦは、アドレスバッファ２８から出力され、データ
の書き換えを禁止する領域内のアドレスが指示された旨
を示す。
【００１４】以上の構成において、書換禁止端子３６か
らの書換禁止信号ＥＷＸが書込み・消去タイミング発生
回路１４及び高電圧発生回路２６に供給されると、両回
路１４、２６の作動が停止され、これにより、ＥＥＰＲ
ＯＭの全データ領域の書き換えが禁止されることにな
る。
らの書換禁止信号ＥＷＸが書込み・消去タイミング発生
回路１４及び高電圧発生回路２６に供給されると、両回
路１４、２６の作動が停止され、これにより、ＥＥＰＲ
ＯＭの全データ領域の書き換えが禁止されることにな
る。
【００１５】また、アドレスバッファ２８内には、デー
タの書き換えを禁止する領域のアドレスを記憶する記憶
部が設けられており、データの書き換えを指示されたア
ドレスが記憶部のアドレスに一致する場合には、該アド
レスに対応するデータの書き換えが禁止される。更に、
データの書き換えを禁止する領域内のアドレスが指示さ
れた旨は、ライトイレース禁止検出フラグＥＷＦとして
出力される。
タの書き換えを禁止する領域のアドレスを記憶する記憶
部が設けられており、データの書き換えを指示されたア
ドレスが記憶部のアドレスに一致する場合には、該アド
レスに対応するデータの書き換えが禁止される。更に、
データの書き換えを禁止する領域内のアドレスが指示さ
れた旨は、ライトイレース禁止検出フラグＥＷＦとして
出力される。
【００１６】次に、図２には、本発明の実施例によるＥ
ＥＰＲＯＭを塔載したワンチップマイコンが示されてい
る。図２において、ワンチップマイコン３８は、ＲＯＭ
４０、ＲＡＭ４２、ＣＰＵ４４、システム回路４６を含
み、更に、本発明の実施例によるＥＥＰＲＯＭ４８を含
む。このＥＥＰＲＯＭ４８は、前記図１のＥＥＰＲＯＭ
と同様に、書換禁止（ライトイレース禁止）信号ＥＷＸ
を受け取ったり、ライトイレース禁止検出フラグＥＷＦ
を出力したりする。
ＥＰＲＯＭを塔載したワンチップマイコンが示されてい
る。図２において、ワンチップマイコン３８は、ＲＯＭ
４０、ＲＡＭ４２、ＣＰＵ４４、システム回路４６を含
み、更に、本発明の実施例によるＥＥＰＲＯＭ４８を含
む。このＥＥＰＲＯＭ４８は、前記図１のＥＥＰＲＯＭ
と同様に、書換禁止（ライトイレース禁止）信号ＥＷＸ
を受け取ったり、ライトイレース禁止検出フラグＥＷＦ
を出力したりする。
【００１７】次に、図３には、リングオシレータ回路の
構成が示されている。このリングオシレータ回路は、前
述した書込み・消去タイミング発生回路１４及び高電圧
発生回路２６（図１参照）の基になるものである。
構成が示されている。このリングオシレータ回路は、前
述した書込み・消去タイミング発生回路１４及び高電圧
発生回路２６（図１参照）の基になるものである。
【００１８】まず、図３（Ａ）は、従来のリングオシレ
ータ回路を示す。ＮＯＲゲート５０の一方の入力端に
は、入力Ａが供給され、ＮＯＲゲート５０の他方の入力
端には、入力Ｂがインバータ５２で反転された後に供給
されており、ＮＯＲゲート５０の出力Ｃは、次段のＮＯ
Ｒゲート５４の一方の入力端に供給される。このＮＯＲ
ゲート５４の出力は、ユニット回路５６に供給され、該
ユニット回路５６は、ユニット回路５８、ユニット回路
６０を介して、インバータ６２に接続されている。な
お、ユニット回路５６、５８、６０は、同様の構成であ
り、インバータＮＯＴ、抵抗Ｒ、及びコンデンサＳを含
む。また、前記インバータ６２からの出力は、前記ＮＯ
Ｒゲート５４の他方の入力端に供給されるとともに、次
段のインバータ６４に供給される。
ータ回路を示す。ＮＯＲゲート５０の一方の入力端に
は、入力Ａが供給され、ＮＯＲゲート５０の他方の入力
端には、入力Ｂがインバータ５２で反転された後に供給
されており、ＮＯＲゲート５０の出力Ｃは、次段のＮＯ
Ｒゲート５４の一方の入力端に供給される。このＮＯＲ
ゲート５４の出力は、ユニット回路５６に供給され、該
ユニット回路５６は、ユニット回路５８、ユニット回路
６０を介して、インバータ６２に接続されている。な
お、ユニット回路５６、５８、６０は、同様の構成であ
り、インバータＮＯＴ、抵抗Ｒ、及びコンデンサＳを含
む。また、前記インバータ６２からの出力は、前記ＮＯ
Ｒゲート５４の他方の入力端に供給されるとともに、次
段のインバータ６４に供給される。
【００１９】図３（Ｂ）は、本発明の実施例によるリン
グオシレータ回路を示し、図３（Ｂ）において、前記図
３（Ａ）のリングオシレータ回路と同一部分には同一符
号を付して説明を省略する。
グオシレータ回路を示し、図３（Ｂ）において、前記図
３（Ａ）のリングオシレータ回路と同一部分には同一符
号を付して説明を省略する。
【００２０】図３（Ｂ）において、ＮＯＲゲート５０、
５４の間にはＮＡＮＤゲート６６が配置され、該ＮＡＮ
Ｄゲート６６の他方の入力端には、前述した書換禁止信
号ＥＷＸが供給される。図３（Ｂ）のリングオシレータ
回路の作用を図３（Ｃ）の真理値表を用いて説明する
と、書換禁止信号ＥＷＸが「１」であるときには、リン
グオシレータ回路は通常動作を行う。すなわち、入力Ａ
が「０」、入力Ｂが「１」のときに、出力Ｃが「１」に
なり、他の場合には、出力Ｃは「０」であり、この出力
Ｃが「０」の場合にのみ、リングオシレータ回路は発振
する。一方、書換禁止信号ＥＷＸが「０」であると、入
力Ａ、Ｂが「０」、「１」のいずれの値をとったとして
も、出力Ｃは「１」になり、リングオシレータ回路は、
その発振を停止する。この結果、ＥＥＰＲＯＭは、デー
タの読み出し動作のみが可能になり、データの誤った書
き込み動作が防止される。
５４の間にはＮＡＮＤゲート６６が配置され、該ＮＡＮ
Ｄゲート６６の他方の入力端には、前述した書換禁止信
号ＥＷＸが供給される。図３（Ｂ）のリングオシレータ
回路の作用を図３（Ｃ）の真理値表を用いて説明する
と、書換禁止信号ＥＷＸが「１」であるときには、リン
グオシレータ回路は通常動作を行う。すなわち、入力Ａ
が「０」、入力Ｂが「１」のときに、出力Ｃが「１」に
なり、他の場合には、出力Ｃは「０」であり、この出力
Ｃが「０」の場合にのみ、リングオシレータ回路は発振
する。一方、書換禁止信号ＥＷＸが「０」であると、入
力Ａ、Ｂが「０」、「１」のいずれの値をとったとして
も、出力Ｃは「１」になり、リングオシレータ回路は、
その発振を停止する。この結果、ＥＥＰＲＯＭは、デー
タの読み出し動作のみが可能になり、データの誤った書
き込み動作が防止される。
【００２１】次に、図４には、前記ＥＥＰＲＯＭに使用
されるアドレスバッファの構成が示されている。図４
（Ａ）において、アドレスデコーダ６８には、アドレス
入力が供給され、該アドレスデコーダ６８は、アドレス
をアドレス発生回路７０に供給する。符号７２〜７２
は、データの書き換えを禁止する領域のアドレスを記憶
する記憶セル（例えば、ＥＥＰＲＯＭ、ＲＡＭ等）であ
り、該記憶セル７２〜７２内の書換禁止領域のアドレス
は、常にセンスアンプ７４〜７４で読み出され、アドレ
ス発生回路７０に供給される。なお、記憶セル７２〜７
２には、昇圧回路７６からの昇圧電圧が供給される。ア
ドレス発生回路７０は、カラムデコード信号、ロウデコ
ード信号をそれぞれカラムデコーダ７８、ロウデコーダ
８０に供給し、また、ビットラインデコード信号をビッ
トラインデコーダ８２に供給する。
されるアドレスバッファの構成が示されている。図４
（Ａ）において、アドレスデコーダ６８には、アドレス
入力が供給され、該アドレスデコーダ６８は、アドレス
をアドレス発生回路７０に供給する。符号７２〜７２
は、データの書き換えを禁止する領域のアドレスを記憶
する記憶セル（例えば、ＥＥＰＲＯＭ、ＲＡＭ等）であ
り、該記憶セル７２〜７２内の書換禁止領域のアドレス
は、常にセンスアンプ７４〜７４で読み出され、アドレ
ス発生回路７０に供給される。なお、記憶セル７２〜７
２には、昇圧回路７６からの昇圧電圧が供給される。ア
ドレス発生回路７０は、カラムデコード信号、ロウデコ
ード信号をそれぞれカラムデコーダ７８、ロウデコーダ
８０に供給し、また、ビットラインデコード信号をビッ
トラインデコーダ８２に供給する。
【００２２】上記の構成において、アドレスデコーダ６
８に書換禁止信号ＥＷＸが供給されると、アドレス発生
回路７０は、アドレスデコーダ６８からのアドレスと、
記憶セル７２〜７２からセンスアンプ７４〜７４を介し
て供給される書換禁止領域のアドレスと、を合成する。
そして、アドレスデコーダ６８からのアドレスが書換禁
止領域のアドレスに一致する場合には、アドレス発生回
路７０は、データの書き換えを禁止する領域内のアドレ
スが指示された旨を検出フラグＥＷＦにて出力する。更
に、アドレス発生回路７０は、カラムデコード信号、ロ
ウデコード信号をそれぞれカラムデコーダ７８、ロウデ
コーダ８０に供給し、ロウデコーダ８０内の書換禁止ア
ドレスを指定するようにする。なお、図４（Ｂ）には、
ロウデコーダ８０内の書換禁止アドレス８９がセルコケ
ーションマップにて示されている。
８に書換禁止信号ＥＷＸが供給されると、アドレス発生
回路７０は、アドレスデコーダ６８からのアドレスと、
記憶セル７２〜７２からセンスアンプ７４〜７４を介し
て供給される書換禁止領域のアドレスと、を合成する。
そして、アドレスデコーダ６８からのアドレスが書換禁
止領域のアドレスに一致する場合には、アドレス発生回
路７０は、データの書き換えを禁止する領域内のアドレ
スが指示された旨を検出フラグＥＷＦにて出力する。更
に、アドレス発生回路７０は、カラムデコード信号、ロ
ウデコード信号をそれぞれカラムデコーダ７８、ロウデ
コーダ８０に供給し、ロウデコーダ８０内の書換禁止ア
ドレスを指定するようにする。なお、図４（Ｂ）には、
ロウデコーダ８０内の書換禁止アドレス８９がセルコケ
ーションマップにて示されている。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
システムトラブル、人為的ミス等による電気的アクシデ
ントからＥＥＰＲＯＭ内の記憶データを保護することが
でき、ＥＥＰＲＯＭ内の記憶データの信頼性向上に寄与
するところが大きい。
システムトラブル、人為的ミス等による電気的アクシデ
ントからＥＥＰＲＯＭ内の記憶データを保護することが
でき、ＥＥＰＲＯＭ内の記憶データの信頼性向上に寄与
するところが大きい。
【図１】本発明の実施例によるＥＥＰＲＯＭの構成説明
図である。
図である。
【図２】本発明の実施例によるＥＥＰＲＯＭを塔載した
ワンチップマイコンの構成説明図である。
ワンチップマイコンの構成説明図である。
【図３】リングオシレータ回路の構成を示し、（Ａ）は
従来のリングオシレータ回路を示し、（Ｂ）は本発明の
実施例によるリングオシレータ回路を示し、（Ｃ）は、
（Ｂ）のリングオシレータ回路の真理値表を示す。
従来のリングオシレータ回路を示し、（Ｂ）は本発明の
実施例によるリングオシレータ回路を示し、（Ｃ）は、
（Ｂ）のリングオシレータ回路の真理値表を示す。
【図４】アドレスバッファの構成を示し、（Ａ）はアド
レスバッファの構成説明図であり、（Ｂ）はセルコケー
ションマップを示す。
レスバッファの構成説明図であり、（Ｂ）はセルコケー
ションマップを示す。
３６…書換禁止端子 ７２〜７２…記憶セル ＥＷＸ…書換禁止信号 ＥＷＦ…ライトイレース禁止検出フラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 データの書き換え可能な半導体記憶装置
において、 データの書き換えを禁止する書換禁止端子（３６）を備
え、該書換禁止端子（３６）は、書換禁止信号（ＥＷ
Ｘ）に基づいてデータの書き換えを禁止することを特徴
とする半導体記憶装置。 - 【請求項２】 データの書き換え可能な半導体記憶装置
において、 データの書き換えを禁止する領域のアドレスを記憶する
記憶部（７２〜７２）を備え、データの書き換えを指示
されたアドレスが記憶部（７２〜７２）のアドレスに一
致する場合に、該アドレスに対応するデータの書き換え
が禁止されることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、データの書き換えを指示されたアドレスが記憶部
（７２〜７２）のアドレスに一致する場合に、その旨が
検出フラグ（ＥＷＦ）として出力されることを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27062291A JPH05109293A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27062291A JPH05109293A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109293A true JPH05109293A (ja) | 1993-04-30 |
Family
ID=17488655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27062291A Withdrawn JPH05109293A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109293A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673222A (en) * | 1995-06-20 | 1997-09-30 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device |
| US7376010B2 (en) | 2003-09-26 | 2008-05-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having protection function for each memory block |
| JP2008140018A (ja) * | 2006-11-30 | 2008-06-19 | Denso Corp | 電子制御装置 |
-
1991
- 1991-10-18 JP JP27062291A patent/JPH05109293A/ja not_active Withdrawn
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