JPS61267846A - メモリを有する集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリを有する集積回路装置に関し、とくに重
要な情報あるいは長期保存の必要な情報が記録されるメ
モリを半導体チップ上に有する集積回路装置に関する。

（従来の技術） 従来、情報を記録する手段として、バイポーラトランジ
スタあるいは絶縁ゲート型トランジスタ等の半導体素子
で構成されたメモリ（レジスタも含む）が広く使用され
ており、その種類も穐々提案されている。例えば、読み
出し書込み可能メモリ（ＲＡＭ）、読み出し専用メモリ
（ＲＯＭ）、プログラマグルリードオンリーメモリ（Ｐ
ｆＬＯＭ）。

マスク型ＲＯＭ等がある。最近では、情報の長期保存の
可能な不揮発性メモリが実用化さｎている。

さらに、電気的手段もしくは光学的手段によって書込ま
れた情報を消去し、新たな情報の書込みができる書換え
可能なメモリも提案されている。

かかるメモリは小を、軽量等の利点の故に様々な分野で
広範囲に採用されている。例えば、不揮発性メモリは電
源が切断されても記憶情報が破壊されないため、マイク
ロプロセッサと同一チップ上に設けられ、パラメータフ
ラグの如き重要な要素として使用されている。

しかしながら、これらのメモリは１００チ信頼できると
いうものではないし、また１００％信頼できるメモリを
作ること自体不可能に近い。ある種のメモリでは情報の
書込み時に誤った情報を書込んでしまうことがある。さ
らに、情報を保持している最中にその情報が消滅したシ
、あるいは別の情報に書換えられたりすることもある。

一方では、書込みと保持が完全であっても、読出し時に
誤った情報が読出されてしまうこともある。さらに、メ
モリに採用されている半導体素子自体に欠陥があったり
、使用中に素子が劣化したりすることもある。例えば、
消去および書込みが可能な不揮発性メモリでは、消去お
よび書込み回数が増すにつれ、不規則的な不良が発生す
ることが問題視されている。特に、フローティングゲー
トを用いたメモリでは、書込みおよび消去はＦｏｗｌｅ
ｒ　−Ｎｏｒｄｈｅｉｍ　トンネル現象を利用しておこ
なわれる。

その際、厚さ数ＩＱｎｍ以下の非常に薄い絶縁膜を通し
て電荷の充放電が行なわれる。従って、消去および書込
み回数が増すにつれ絶縁膜の欠陥率が高くなり、信頼性
が著しく低下してしまう。

以上に述べた理由によシ、使用者は高い信頼性をもって
メモリを使用することができなかった。

とくに、バンキングシステムやＩＣカード等のように重
要な情報が扱われる分野においては、前述したメモリの
不良は重大な事故を誘発する大きな要因となる。しかし
、如何にメモリ技術が進歩しようとも、１０（ｌの信頼
度を有するメモリの出現は不可能に近い。

かかる実情に鑑み、メモリの信頼性を高めるための手段
として特開昭５９−１４４０９７号公報（公開日昭和５
９年８月１７日）に記載された発明が提案さｎている。

ここでは多数決論理アルゴリズムを用いることによって
メモリの信頼度の向上が試られている。多数決論理アル
ゴリズムを実行するハードウェアロジック回路は既に他
の分野において知られている。上記特許の出願明細書に
は周知の多数決論理回路をメモリの読出し回路に付加す
ることによって記憶さｎた情報の信頼性を高める工夫が
なされている。すなわち、少なくとも３個以上の同一情
報がメモリの中に予め記録される。そして、これら複数
の同一情報が同時に読み出される。読み出された情報は
多数決論理回路に一斉に入力され、多数決の判定が行な
われる。この多数決論理回路の出力がメモリから読み出
された情報として扱われる。

かかる回路によれば、例えば同一情報が３つ用意されて
いれば、そのうちの１つがメモリ不良によって誤った情
報となっても、残シの２つの情報は同一の内容である。

従って、多数決論理回路からは前記残りの２つの情報の
うちの一方が選択されて出力される。この結果、メモリ
不良が生じても、正しい情報をメモリから読み出すこと
ができる。

（解決すべき問題点） しかしながら、上記の提案されたメモリ回路は、予め用
意されている複数（３つ以上）の情報を同報はセンスア
ンプを介して読み出される。従って、複数のセンスアン
プが必要となシ、半導体チップ上（、、占めるメモリの
面積が非常に大きくなってしまうという欠点がある。し
かも、大容量のメモリでは、センスアンプに付加される
容量が大きく、大キなセンスアンプが要求されるので、
多数決回路を使用するメモリの占める面積はさらに大き
なものとなる。とくに、メモリ以外の機能が盛り込まれ
ているチップ（例えば、マイクロプロセッサ）において
は、メモリサイズの増加は大きな問題となる。

さらに、分散された複数のメモリブロックから多数決論
理回路へ情報を転送しなければならないので、メモリブ
ロックから多数決論理回路までの配線長が長く、シかも
そのレイアウトが非常に複雑になる。従って、半導体チ
ップ上にあっては、多層配線技術を駆使しなければなら
ない。しかしながら、半導体チップでは配線層間の容量
結合が生じ易く、それによって転送される情報が変化し
易くなる。従って、折角多数決回路を採用しても、メモ
リから多数決回路に至る途中に情報が変化してしまい信
頼性が著しく低下してしまうという大きな欠点がある。

上記した欠点は、多数決論理をとるべき情報の数が多く
なるに従い、ますます大きな欠点となる。

従って、非常に重要な情報を格納するメモリにおいては
、提案された技術は十分滴定できるものではない。

本発明の目的は、高信頼度のメモリを有する集積回路装
置を提供することである。

本発明の他の目的は、小さなハードウェア領域で実現で
きる多数決論理回路を備えたメモリをもつ集積回路装置
を提供することである。

本発明のさらに他の目的は配線容量の少ないメモリを含
む高信頼度の集積回路装置を提供することである。

（問題点を解決するだめの手段） 本発明の集積回路装置に設けられるメモリは同一情報を
複数記録できるメモリ手段と、同一情報として記録され
た複数の情報を時分割で読み出す手段と、先に読み出さ
れた情報を一時的に格納するラッチ手段と、読み出され
た複数の情報の多数決論理演算を行なう手段と、多数決
論理演算手段から正しい情報を取り出す手段とを有する
。

本発明の読み出し手段は夫々異なるタイミングで発生さ
れる複数のタイミング信号に基いてメモリ手段に同一情
報として記録されている複数の情報を時分割に単一のセ
ンスアンプを介して読み出すように構成されている。さ
らに、上記同一情報として記録されている複数の情報は
夫々異なるアドレスロケーシｌンに配置されている。時
分割に読み出された複数の情報は共通の信号線を通して
多数決論理回路に転送される。

本発明によれば、同一情報として記録されている複数の
情報は直列に読み出され、同一のセンスアンプを介し、
かつ同一の信号線を通して多数決することができる。こ
の結果、従来提案さｎたメモリよりも非常に小さなハー
ドウェアサイズで等価な機能を実現できる。

さらに、メモリ手段から多数決論理回路までの距離が短
かくてよいので、転送の途中で情報が変化する確率は非
常に少ない。よって、高信頼度のメモリを提供できる。

また、他の機能とともに１チツプ上に集積化しやすいと
いう利点もある。例エバ、マイクロプロセッサチップの
中にも容易に取シ入れることができる。従って、本発明
はバンキングシステムのような大聖システムからＩＣカ
ードのような小さなシステムに１で、幅広く適用できる
。

さらに、ラッチ手段をスルーさせるような制御が簡単な
テスト回路を付加するだけで実現できる。

この結果、多数決論理回路の動作を無効にしてメモリセ
ルのテストを行なうこともできる。

（実施例） まず、第１図に従来提案されているメモリのブロック図
を示し、これについて説明する。

ｎビットからなるある情報がメモリ１に記録され、それ
と同一の情報がメモリ２および３にも記録される。各メ
モリＶＣ記録される情報はすべて同一のアドレスロケー
ションに書込まれるものである。各メモリはアドレスバ
ス６を通して共通に印加される１つのアドレスによって
同時にアクセスされ、各々のメモリから３つの情報が並
列に読み出される。読み出された情報の各ビットは夫々
センスアンプ１０−１〜１０−ｎ　、　２０−１〜２０
−ｎ　、　３０−１〜３０−ｎを介してビット数分用意
された多数決回路５−１〜５−ｎに同時に入力される。

多数決回路は破線ブロック５−１で示されるように公知
のＡＮＤゲートと０几ゲートとの組み合わせ回路からな
る。この回路によって多数決論理演算が実行できること
は自明であるためその説明は省略する。

多数決論理演算の結果は出力地子４−１〜４−ｎから取
シ出される。

この構成によれば、メモリ１乃至３の５ちいずれか１つ
のメモリ内の情報が変化しても、残りの２つのメモリ内
の情報が一致しているためこれが正しい情報として出力
されるわけである。

しかしながら、図示されているように従来のメモリは非
常に多くのセンスアンプが必要であり、ＩＣ化に不向き
である。加えて、センスアンプから多数決論理回路まで
の信号線の数が多く、しかも交叉配線が必要であるから
転送中の情報が電気的な悪影響をうけやすいという欠点
もある。

第２図は本発明の一実施例の要部を概念的に図示したブ
ロック図である。主たる要件はアドレスデコーダ’ｉ　
ｏ　ｏ　、メモ！Ｊ２００．多数決論理演算回路（ＡＮ
Ｄゲート１１０，１１１，１１２およびＯＲゲート１１
３）およびラッチ回路３０，４０．５０である。なお、
多数決論理回路に関しては１ビツト分に対応する回路の
みが図示されている。ここでは、メモリ２００には１つ
が８ビツトからなる情報を単位として記録するものとな
されている。メモリ２００はアドレスバス１２０を介し
て入力されるアドレスを解読するアドレスデコーダ１０
０の出力信号によってアクセスされ、１アドレス当＃）
８ビツトの情報が信号線Ｂｌ−Ｂ、を通して出力される
。なお、各ビットはメモリ２００の内部に設けられてい
るセンスアンプ（図示せず）を介して信号線に転送され
る。ラッチ回路３０はラッチタイミング信号比ＩＫ応答
して信号線３里に読み出されたビットを記憶する。この
ラッチタイミング信号Ｒ１はさらにアドレスデコーダ１
００にリードタイミンク信号として供給される。同様に
ラッチ回路４０はラッチタイミング信号Ｒ２に応答して
信号線Ｂ、上のビットを記憶する。さらに、ラッチタイ
ミング信号Ｒ２はアドレスデコーダＬＯＯＫ印加され、
リードタイミング信号として用いられる。一方、ラッチ
タイミング信号Ｒ３はリードタイミング信号としてアド
レスデコーダ２００に印加されるとともに、多数決回路
のＯＲゲート１１３の出力Ｗを記憶するラッチ回路５０
にラッチタイミング信号として供給される。

第２因では、同一情報として記録されるべき３つの情報
がメモリ２００の夫々異なるアドレスａｌ。

ａ２　、１３　Ｋ書込まれる。書込みは通常知られてい
る技術を用いることができるので、ここではその回路お
よび動作の説明は省略する。

メモリ２００から情報が読み出される時、まずアドレス
ａ１がアドレスデコーダ１００で解読される。そのタイ
ミングはラッチタイミング信号Ｒ１１によって制御され
る。

′　　　　　デコードの 結果、メモ！７２００のアドレスａ１に対応するワード
線が選択され、そこに書込まれている８ビツトの情報が
センスアンプを介して対応する信号線Ｂ！〜Ｂ、に夫々
出力される。信号線Ｂ１に出力されたビットはラッチ回
路３０に一時的に格納される。その後、次のアドレスａ
２がアドレスデコーダ１００に人力され、ラッチタイミ
ング信号Ｒ，の制御ＫＪシ解読される。その結果、メモ
リ２００のアドレスａ２に記録されている８ビツトの情
報が同じセンスアンプを介して同じ信号線Ｂ１〜Ｂ８に
出力される。

この時、信号ＭＢｔに出力されたビットはラッチタイミ
ング信号Ｒ２に従ってラッチ回路４０に格納される。な
お、ラッチ回路３０は以前に格納されたアドレスａ！の
ビット情報を保持している。引き続き、ラッチタイミン
グ信号Ｒ３とアドレスａ３とがアドレスデコーダ１００
に入力され、それによりてメモリ２００のアドレスａ３
の情報が同じセンスアンプ、同じ信号線を介して多数決
論理回路のＡＮＤゲート１１２の一方にデータとして入
力される。

一方、ＡＮＤゲート１１０およびＡＮＤゲート１１１に
はラッチ回路３０の出力がデータＸとして入力され、ラ
ッチ回路４０の出力はデータＹとしてＡＮＤゲート１１
１と１１２に入力される。ここで、データＸはアドレス
ａｌのデータであり、データＹはアドレス初のデータで
あり、データ２はアドレスａ３のデータであることは容
易に理解できるであろう。

３つの情報が読み出されると、多数決回路で論理演算が
行なわれ、表１に示した真理値表に基いた出力がえられ
る。

表１ 表１において−は不定データ、すなわち何らかの原因に
よって正規のデータが正適切なデータに変化したことを
示す。表１から明らかなように、３つのアドレスａｌ＋
　ａｌ　？　ａｌにビットＢ１に書込まれた情報（例え
ば’１”）が正しく記録され、正しく読み出された場合
（ケース１■）、出力は”１”となる。しかしながら、
いずれか１つのアドレスのビットＢ１に誤ったデータ（
＠Ｏ”もしくは＠１”の判別のつかない中間レベ局が記
録されたか、あるいは読み出し時にデータが変化した場
合（ケース１〜１ｉｉ　）　、少なくとも２つのデータ
は正しいデータであるため、出力には正しいデータ１１
”が出力される。なお、データ“Ｏ”に関してもケース
Ｖ〜ｖ１１１に示すように常に正しいデータが出力され
うる。

以上のように、第２図の回路によれば、メモリ不良が生
じたとしても、常に正しい情報を読み出すことができる
。さらに、夫々が８ビツトからなる３つの情報に対して
、従来では２４個のセンスアンプが必要であったのに対
し、本実施例ではわずか８個のセンスアンプで目的を達
成することができる。さらに、各ビットは共通の信号線
Ｂ１〜Ｂ＠を通して多数決論理回路へ転送することがで
きるので、信号線の数は第１図の回路の１／３でよい。

従って、集積化しやすく、かつ読み出しの途中で情報が
変化する確率は非常に小さくなる。このように、時分割
に情報をよみ出し、かつラッチ回路を使って多数決演算
のタイミングを制御することによって、高い信頼度をも
つメモリを従来よりも小さな領域に形成することができ
る。

第３図乃至第６図を参照して本発明の好適な実施例を説
明する。

第３図は必要とされるタイミング信号をうるためのタイ
ミング発生回路のブロック図である。基本タロツクψを
うける３つの７リツプ７０ツブ３０１〜３０３が縦続接
続されて分周回路が構成されている。分周回路の各出力
Ａ、Ｂ、Ｃからは第４図のタイミングチャートに示すパ
ルス信号がえられる。分周回路の出力を各ゲート回路（
ＮＡＮＤゲートおよびインバータ）を介して第４図に示
す必要ね制御信号（Ｃ１，Ｃ２，ＣＩＰ、ＣＶＤ）　が
作られる。なお、Ｒはリセット信号である。これらの制
御信号に基いて、第４図のタイミング信号Ｍ１゜Ｍｌ、
Ｍｓが作成される。

第５図にアドレスデコーダ１００．メモリ（ＥＩＰＲＯ
Ｍ）２００，１ビツト分のセンスアンプ２００−１，１
ビツト出力分の多数決論理回路の詳細な回路が示されて
いる。ここでは、５ビツトのアドレスｐｏ−ｐ４が用い
られており、３２ワード（１ワード／８ビツト）分の情
報をアクセスできるようになされている。デコーダ１０
０ＫはアドレスＰ０〜Ｐ４．ＣＩＰ信号、ＣＫＳ’ｒＰ
信号、書込み制御信号（Ｗ）、テスト信号（ＴＥＳＴ）
およびタイミング信号（Ｍｌ　１Ｍｔ　、　Ｍｓ　）を
入力する。メモリ２００から読み出されたデータはセン
スアンプ２００−１１−介してインバータ５０１，５０
２およびＡＮＤゲート１１２に供給される。インバータ
５０１の出力はタイミング信号Ｍ１とＣ！とでオンされ
るスイッチングトランジスタ５０５を介してラッチ３０
に入力される。一方、インバータ５０２の出力はタイミ
ング信号Ｍ２とＣ１とをうけるＮＯＲゲート５０３の出
力がインバータ５０４で反転された信号によってオンさ
れるスイッチングトランジスタ５０６を介してラッチ４
０に入力される。ラッチ３０゜４０は周知の７リツプ・
７０ツブで構成される。

多数決回路のＯＲゲート１１３の出力はタイミング信号
Ｍ３でオンされるスイッチングトランジスタ５０７を介
してデータバスに転送される。転送されたデータは必要
に応じてスイッチングトランジスタ５０８を介してＲＡ
Ｍに格納されてもよい。

アドレスａｌがデコーダ１００に入力されるとメモリ（
Ｅ”ＦＲＯＭ）２００のロケーションＡ０〜Ａ７がセレ
クトされ、８ビツトのデータが読み出される。読み出さ
れたデータはＭＩＣＩ信号のタイミングでラッチ３０に
ストアされる。次に、アドレスａ。

がデコーダ１００に入力されると、メモリ２００のロケ
ーションＢｏ−Ｂ、がセレクトされ、８ビツトのデータ
が読み出される。このデータはＭ、Ｃ１信号のタイミン
グでラッチ４０にストアされる。その後、アドレスａ３
に応答してメモ！、１２００のロケーションＣＧ−Ｃ，
の８ビツトデータが読み出され、センスアンプ２００−
１を介してＡＮＤゲート１１１と１１２に入力される。

この時、ラッチ３ｏと４０の出力もＡＮＤゲートに人力
されておシ、多数決演算が行なわれる。結果はΩ几ゲー
ト１１３を介してＭ３信号のタイミングでデータバスに
出力される。

さらにテスト信号（ＴＥＳＴ）が入力されると、デコー
ダ１００はメモリ２００の各セルをアクセスする。一方
、スイッチングトランジスタ５０６はオンされラッチ４
ｏへの入力が許可される。この結果、ラッチ４０はスル
ー状態となりＭ、　Ｃ１タイミング毎に読み出されるビ
ットデータは３つのＡＮＤゲート１１０〜１１２に実質
的に同時に入力される。従って、本来の多数決回路の機
能が殺され、読み出されたビットデータはそのまｔＭ、
のタイミングでデータバスに転送される。従って、デー
タバス上のデータをチェックすることにょシ各セルをチ
ェックすることができる。

第６図はアドレスデコーダ１００の詳細な回路を示すも
のである。アドレスの３ビットＰｏ−Ｐ２はデコーダ回
路６００で解読され、その結果は夫夫Ａ０〜Ａ７　、　
Ｂ６〜Ｂ、、Ｃ，〜Ｃ２のＮＯ几ゲートへ出力される。

一方、残りの２ビットＰ、　Ｐ４はブロックセレクト回
路６０１へ入力される。各アドレスはタイミング信号Ｍ
ｌ、Ｍ２．Ｍ３ＶＣよって定められたゲートを介してデ
コーダ６００の出力をセレクトする信号として用いられ
る。さらに、ＴＥＳＴ、ＣＩＰ。

ＣＫ　８　Ｔ　Ｐ信号により制御され、テストモードが
設定される。

第７図は本発明の他の実施例のブロック図である。ここ
では、５つの情報の多数決をとる回路が提供されている
。アドレスデコーダｉｏｏ’は５つのラッチタイミング
信号Ｒ，１−Ｒｓに応答して、５つの異なるアドレスを
アクセスする。メモリ２００′にはアクセスされる５つ
のアドレスの夫々に同一の情報が記録されている。ラッ
チタイミング信号Ｒ１信号によってアドレスａ！の情報
がラッチ７００に、Ｒ２信号によってアドレスａ２の情
報がラッチ７０１に、Ｒ３信号によってアドレスａ３の
情報がラッチ７０２に夫々格納される。この結果、まず
３つの情報の多数決が回路Ａでとられ、ＯＲゲート７０
８から出力が取シ出される。一方、ラッチ７０３にはＲ
４信号によって読み出された情報が、ラッチ７０４には
ＲＩＩ信号によって読み出された情報が夫々格納される
。これらの情報はＯＲゲート７０８の出力とあわせて回
路Ｂで多数決がとられる。この結果、５つの情報の多数
決演算が実行され、よシ信頼度の高い情報をメモリから
取シ出すことができる。

（発明の効果） 以上のように１本発明によればいかなる種類のメモリで
あっても、小さなハードウェア回路で信頼度の高い情報
をとシあつかうことが可能となる。

従って、非常に重要な情報であっても安心してメモリに
記録することができる。とくに、使用時間が長くなるに
つれて信頼度が低下する不揮発性メモリにおいては、本
発明の効果は著しいものである。

【図面の簡単な説明】

第１図は従来のメモリのブロック図である。第２図は本
発明の一実施例のブロック図である。第３図はタイミン
グ信号発生回路を示す回路ブロック図である。第４図は
タイミング信号のタイミングチャートである。第５図は
第２図の回路のより詳細な回路図である。第６図はアド
レスデコーダの詳細な回路図である。第７図は本発明の
他の実施例のブロック図である。 １００．１００’・・・・・・アドレスデコーダ、２０
０゜２００′・・・・・・メモリ、３０，４０，７００
，７０１，７０２゜７０３．７０４・・・・・・ラッチ
回路、１１０〜１１２，７０５〜７０７．７０９〜７１
１・・・・・・ＡＮＤゲート、１１３゜７０８．７１２
・・・・・・ＯＲゲート。 菊ど　侶 第３図 Ｍ３Ｍｅａｔ 箸５図 第乙図

Claims (1)

1. 【特許請求の範囲】 １、同一情報として記録されるべき少なくとも３つの情
   報が格納された記憶手段と、前記３つの情報を夫々時分
   割で読み出す手段と、少なくとも第１番目および第２番
   目に読み出された情報を一時的に格納するラッチ手段と
   、前記記憶手段から時分割で読み出された３つの情報の
   多数決論理演算を実行する手段と、演算結果を前記記憶
   手段から読み出された情報として出力する手段とを含む
   メモリを有する集積回路装置。 ２、前記少なくとも３つの情報は前記記憶手段の夫々異
   なるアドレスに格納されていることを特徴とする特許請
   求の範囲第１項記載の集積回路装置。 ３、前記記憶手段はセンスアンプを有し、読み出された
   前記少なくとも３つの情報は同一のセンスアンプを介し
   て前記多数決論理演算手段に転送されることを特徴とす
   る特許請求の範囲第１項記載の集積回路装置。 ４、前記記憶手段から時分割で読み出された３つの情報
   は共通の信号線を通して前記多数決論理演算回路に転送
   されることを特徴とする特許請求の範囲第１項記載の集
   積回路装置。 ５、記録されるべき同一内容の５つ以上の情報が格納さ
   れるメモリ回路と、前記情報を夫々異なるタイミングで
   読み出す回路と、読み出された情報のうち少くとも３つ
   の情報に対する多数決演算を実行する第１の演算回路と
   、読み出された情報のうち少くとも２つの他の情報と前
   記第１の演算回路の出力とに対して多数決演算を実行す
   る第２の演算回路と、該第２の演算回路の出力を前記メ
   モリ回路から読み出された情報として出力する回路とを
   含むメモリを有する集積回路装置。 ６、前記読み出された複数の情報をラッチする手段を有
   し、ラッチされた情報を前記第１および第２の演算回路
   への入力として供給することを特徴とする特許請求の範
   囲第５項記載の集積回路装置。 ７、複数の情報を夫々異なる領域に格納するメモリと、
   このメモリから前記複数の情報を夫々異なるタイミング
   で読み出す手段と、読み出された複数の情報を多数決演
   算する手段と、演算結果を出力として取り出す手段とを
   有し、各手段が同一半導体チップ上に設けられているメ
   モリを有する集積回路装置。