JPH0793039B2 - メモリアドレス制御回路 - Google Patents
メモリアドレス制御回路Info
- Publication number
- JPH0793039B2 JPH0793039B2 JP62222431A JP22243187A JPH0793039B2 JP H0793039 B2 JPH0793039 B2 JP H0793039B2 JP 62222431 A JP62222431 A JP 62222431A JP 22243187 A JP22243187 A JP 22243187A JP H0793039 B2 JPH0793039 B2 JP H0793039B2
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- JP
- Japan
- Prior art keywords
- address
- program counter
- circuit
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリアドレス制御回路に関し、特に金属酸
化膜半導体にて構成され、プログラムメモリとして消去
可能なプログラマブルリードオンリーメモリ（以下「EP
ROM」と称す）などを内蔵したシングル・チップ・マイ
クロ・コンピュータ（以下「シングル・チップ・マイコ
ン」と称す）において、プログラムカウンタより発生す
るアドレス情報を制御するメモリアドレス制御回路に関
する。
化膜半導体にて構成され、プログラムメモリとして消去
可能なプログラマブルリードオンリーメモリ（以下「EP
ROM」と称す）などを内蔵したシングル・チップ・マイ
クロ・コンピュータ（以下「シングル・チップ・マイコ
ン」と称す）において、プログラムカウンタより発生す
るアドレス情報を制御するメモリアドレス制御回路に関
する。
従来、シングル・チップ・マイコンに内蔵されるEPROM
において、そのEPROMが正常に動作するか否かをテスト
する際、全アドレス領域に何らかのデータを書込み、そ
のデータを読出すことで確認を行っている。一般に、EP
ROMのデータの書込みおよび読出しにおけるアドレス指
定の方法は、外部端子より直接アドレス指定する方法
と、チップ内部に存在するプログラムカウンタを用いて
アドレス指定する方法とがあるが、シングル・チップ・
マイコンにおいて、外部端子より指定する方法を用いれ
ば外部端子の増加と配線を行なうための面積が必要とな
り、チップ面積の拡大につながる。そのため、通常アド
レス指定はプログラムカウンタによりメモリアドレスす
る制御回路を備えて行なう方法を用いて、前記の問題点
を解決している。
において、そのEPROMが正常に動作するか否かをテスト
する際、全アドレス領域に何らかのデータを書込み、そ
のデータを読出すことで確認を行っている。一般に、EP
ROMのデータの書込みおよび読出しにおけるアドレス指
定の方法は、外部端子より直接アドレス指定する方法
と、チップ内部に存在するプログラムカウンタを用いて
アドレス指定する方法とがあるが、シングル・チップ・
マイコンにおいて、外部端子より指定する方法を用いれ
ば外部端子の増加と配線を行なうための面積が必要とな
り、チップ面積の拡大につながる。そのため、通常アド
レス指定はプログラムカウンタによりメモリアドレスす
る制御回路を備えて行なう方法を用いて、前記の問題点
を解決している。
第２図は従来のこの種のメモリアドレス制御回路の要部
を示す図である。プログラムカウンタ９はEPROM10のア
ドレス情報を示す出力信号1,2,3,4を発生しており、こ
れらの信号はインバータ5,6,7,8に各々入力されると共
にデコーダ回路11に入力されている。デコーダ回路11
は、プログラムカウンタ９の出力信号1,2,3,4およびこ
れらの反転信号5,6,7,8を選択的に入力としたアンド回
路（図示省略）で構成され、例えば、アドレス信号14は
インバータ5,6,7,8の出力が入力されるアンド回路の出
力となっている。なお、同図においては、説明を簡略化
するためにプログラムカウンタ９の出力を４ビット、EP
ROM10の容量を16バイトと仮定する。
を示す図である。プログラムカウンタ９はEPROM10のア
ドレス情報を示す出力信号1,2,3,4を発生しており、こ
れらの信号はインバータ5,6,7,8に各々入力されると共
にデコーダ回路11に入力されている。デコーダ回路11
は、プログラムカウンタ９の出力信号1,2,3,4およびこ
れらの反転信号5,6,7,8を選択的に入力としたアンド回
路（図示省略）で構成され、例えば、アドレス信号14は
インバータ5,6,7,8の出力が入力されるアンド回路の出
力となっている。なお、同図においては、説明を簡略化
するためにプログラムカウンタ９の出力を４ビット、EP
ROM10の容量を16バイトと仮定する。
次に、本回路の動作を説明する。プログラムカウンタ９
はイニシャライズ後、０番地、すなわち出力信号1,2,3,
4＝（0000）から順次インクリメントされるものとす
る。今、プログラムカウンタ９の出力信号1,2,3,4＝（0
000）がまず出力されるから、デコーダ回路11から出力
されるアドレス信号14がハイレベルとなり、EPROM10に
おける先頭アドレスが指定され、データの書込みおよび
読出しが可能となる。次に、プログラムカウンタ９の出
力信号1,2,3,4は順次インクリメントされ、それに伴な
いアドレス信号15,16,…,29と順次アドレス指定され
る。
はイニシャライズ後、０番地、すなわち出力信号1,2,3,
4＝（0000）から順次インクリメントされるものとす
る。今、プログラムカウンタ９の出力信号1,2,3,4＝（0
000）がまず出力されるから、デコーダ回路11から出力
されるアドレス信号14がハイレベルとなり、EPROM10に
おける先頭アドレスが指定され、データの書込みおよび
読出しが可能となる。次に、プログラムカウンタ９の出
力信号1,2,3,4は順次インクリメントされ、それに伴な
いアドレス信号15,16,…,29と順次アドレス指定され
る。
一般に、EPROMの書込み時間は、１ワードにつき約１［m
s］であり、例えば8Kワードの容量を持つEPROMについて
は約８［ｓ］かかる。
s］であり、例えば8Kワードの容量を持つEPROMについて
は約８［ｓ］かかる。
上述したように従来はEPROMのテストを行なう際、先頭
アドレスから順次インクリメントして全アドレス領域に
何らかのデータを書込み、続いて読出しを行なって、デ
ータが正しく書込まれているか調べていたため、EPROM
のアドレス容量が大きい場合にはテスト時間が多大にな
る。各種機器に広く搭載されるようになったマイコンは
低価格化が要求され、テストに費やすコスト、すなわち
テスト時間の短縮も要求されている。
アドレスから順次インクリメントして全アドレス領域に
何らかのデータを書込み、続いて読出しを行なって、デ
ータが正しく書込まれているか調べていたため、EPROM
のアドレス容量が大きい場合にはテスト時間が多大にな
る。各種機器に広く搭載されるようになったマイコンは
低価格化が要求され、テストに費やすコスト、すなわち
テスト時間の短縮も要求されている。
本発明の目的は、プログラムカウンタ、デコーダ回路間
に簡単な論理和回路を付加するだけで、全アドレス領域
に対して所定のブロック単位での書込みおよび読出しを
可能とし、より少ないテスト時間でEPROM内部に欠陥を
有するチップを不良品として判別することができるメモ
リアドレス制御回路を提供することにある。
に簡単な論理和回路を付加するだけで、全アドレス領域
に対して所定のブロック単位での書込みおよび読出しを
可能とし、より少ないテスト時間でEPROM内部に欠陥を
有するチップを不良品として判別することができるメモ
リアドレス制御回路を提供することにある。
本発明のアドレス制御回路は、メモリをアドレス指定し
初期状態でカウント値が０となるプログラムカウンタ
と、該プログラムカウンタの上位所定ビット信号および
メモリのアドレスを指定する制御信号を入力とする少な
くとも１個の論理和回路と、該論理和回路の出力信号お
よび前記プログラムカウンタ出力の前記上位所定ビット
信号以外の信号とを入力し、前記メモリのアドレス信号
を発生するデコーダ回路とを有している。
初期状態でカウント値が０となるプログラムカウンタ
と、該プログラムカウンタの上位所定ビット信号および
メモリのアドレスを指定する制御信号を入力とする少な
くとも１個の論理和回路と、該論理和回路の出力信号お
よび前記プログラムカウンタ出力の前記上位所定ビット
信号以外の信号とを入力し、前記メモリのアドレス信号
を発生するデコーダ回路とを有している。
このようにすることにより、全アドレス領域の複数箇所
に特定アドレス領域を設定することが可能となり、ブロ
ック単位での書込みおよび読出しができるので、不良箇
所を早く発見することにつながり、したがって、テスト
時間の短縮が可能となる。
に特定アドレス領域を設定することが可能となり、ブロ
ック単位での書込みおよび読出しができるので、不良箇
所を早く発見することにつながり、したがって、テスト
時間の短縮が可能となる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のアドレス制御回路の一実施例のブロッ
ク図である。同図において従来例の第２図と同一回路、
同一信号には、同一番号を付してある。
ク図である。同図において従来例の第２図と同一回路、
同一信号には、同一番号を付してある。
本実施例においては、第２図の従来例と違ってオア回路
35と36が設けられ、制御信号12がオア回路35に、また制
御信号13がオア回路36に入力されている。オア回路35の
他方の入力にはプログラムカウンタ９の出力信号１が供
給され、オア回路36の他方の入力にはプログラムカウン
タ９の出力信号２が供給されている。オア回路35の出力
はデコーダ回路11に入力されると共にインバータ５に入
力され、その出力もデコーダ回路11に入力されている。
オア回路36の出力はデコーダ回路11に入力されると共に
インバータ６に入力され、その出力もデコーダ回路11に
入力されている。
35と36が設けられ、制御信号12がオア回路35に、また制
御信号13がオア回路36に入力されている。オア回路35の
他方の入力にはプログラムカウンタ９の出力信号１が供
給され、オア回路36の他方の入力にはプログラムカウン
タ９の出力信号２が供給されている。オア回路35の出力
はデコーダ回路11に入力されると共にインバータ５に入
力され、その出力もデコーダ回路11に入力されている。
オア回路36の出力はデコーダ回路11に入力されると共に
インバータ６に入力され、その出力もデコーダ回路11に
入力されている。
次に、本実施例の動作について説明する。今、同図にお
いてEPROM10内を特定アドレス領域30,31,32,33の４ブロ
ックに分割したと設定する。まず、特定アドレス領域30
の書込みおよび読出しを行なう。この時、制御信号12,1
3は（00）に設定する。オア回路35および36の出力は、
プログラムカウンタ９の出力信号３および４の論理レベ
ルがそのまま出力される。したがって、プログラムカウ
ンタ９の出力信号1,2,3,4＝（0000）の時、デコーダ回
路11から出力されるアドレス信号14がハイレベルとな
り、特定アドレス領域30が指定される。以後、プログラ
ムカウンタ９からの出力信号1,2,3,4がインクリメント
される毎に順次アドレス信号15,16,17にハイレベルが出
力されアドレスが更新され特定アドレス領域30に書込み
が行なわれる。書込み終了時アドレスは（0011）番地で
ある。プログラムカウンタ９は初期状態（出力信号1,2,
3,4が（0000）の状態）に戻され、アドレスが順次更新
されて読出しが行なわれる。読出し完了時アドレスは
（0011）番地である。プログラムカウンタ９は動作は停
止する。
いてEPROM10内を特定アドレス領域30,31,32,33の４ブロ
ックに分割したと設定する。まず、特定アドレス領域30
の書込みおよび読出しを行なう。この時、制御信号12,1
3は（00）に設定する。オア回路35および36の出力は、
プログラムカウンタ９の出力信号３および４の論理レベ
ルがそのまま出力される。したがって、プログラムカウ
ンタ９の出力信号1,2,3,4＝（0000）の時、デコーダ回
路11から出力されるアドレス信号14がハイレベルとな
り、特定アドレス領域30が指定される。以後、プログラ
ムカウンタ９からの出力信号1,2,3,4がインクリメント
される毎に順次アドレス信号15,16,17にハイレベルが出
力されアドレスが更新され特定アドレス領域30に書込み
が行なわれる。書込み終了時アドレスは（0011）番地で
ある。プログラムカウンタ９は初期状態（出力信号1,2,
3,4が（0000）の状態）に戻され、アドレスが順次更新
されて読出しが行なわれる。読出し完了時アドレスは
（0011）番地である。プログラムカウンタ９は動作は停
止する。
次に、特定アドレス領域31の書込みおよび読出しを行な
う。制御信号12,13は前記入力と同様である。プログラ
ムカウンタ９を動作させることで出力信号1,2,3,4＝（0
100）となり、オア回路35の出力はプログラムカウンタ
９の出力信号１および制御信号12の論理和（ロウレベ
ル）が出力される。オア回路36の出力はプログラムカウ
ンタ９の出力信号２および制御信号13の論理和（ハイレ
ベル）が出力される。したがって、プログラムカウンタ
９のアドレス信号1,2,3,4＝（0100）の時、デコーダ回
路11から出力されるアドレス信号18がハイレベルとな
り、特定アドレス領域31が指定される。以後、プログラ
ムカウンタ９からの出力信号1,2,3,4がインクリメント
される毎に順次出力信号19,20,21にハイレベルが出力さ
れ、特定アドレス領域31に書込みが行なわれる。書込み
終了時、アドレスは（0111）番地である。プログラムカ
ウンタ９は初期状態に戻され、制御信号12,13は（01）
に設定する。プログラムカウンタ９内では（0000）から
順次インクリメントされていくが、アドレス上では制御
信号13により（0100）からインクリメントされていくの
で特定アドレス領域31について読出しが行なわれる。
う。制御信号12,13は前記入力と同様である。プログラ
ムカウンタ９を動作させることで出力信号1,2,3,4＝（0
100）となり、オア回路35の出力はプログラムカウンタ
９の出力信号１および制御信号12の論理和（ロウレベ
ル）が出力される。オア回路36の出力はプログラムカウ
ンタ９の出力信号２および制御信号13の論理和（ハイレ
ベル）が出力される。したがって、プログラムカウンタ
９のアドレス信号1,2,3,4＝（0100）の時、デコーダ回
路11から出力されるアドレス信号18がハイレベルとな
り、特定アドレス領域31が指定される。以後、プログラ
ムカウンタ９からの出力信号1,2,3,4がインクリメント
される毎に順次出力信号19,20,21にハイレベルが出力さ
れ、特定アドレス領域31に書込みが行なわれる。書込み
終了時、アドレスは（0111）番地である。プログラムカ
ウンタ９は初期状態に戻され、制御信号12,13は（01）
に設定する。プログラムカウンタ９内では（0000）から
順次インクリメントされていくが、アドレス上では制御
信号13により（0100）からインクリメントされていくの
で特定アドレス領域31について読出しが行なわれる。
以上のような動作が可能なため、特定アドレス領域31内
に不良セルが存在すると仮定すると、従来例ではEPROM1
0内に全て書込み、その後読出しを行って特定アドレス
領域31内に存在する不良を発見しなければならない。し
かし、本発明を用いた場合には、特定アドレス領域30に
ついて書込み、読出しを行ない、続いて特定アドレス領
域31を書込み、読出しを行なった後、不良を発見できる
ため特定アドレス領域32,33を書込む時間を省略でき
る。したがって、テスト時間の短縮が可能となる。
に不良セルが存在すると仮定すると、従来例ではEPROM1
0内に全て書込み、その後読出しを行って特定アドレス
領域31内に存在する不良を発見しなければならない。し
かし、本発明を用いた場合には、特定アドレス領域30に
ついて書込み、読出しを行ない、続いて特定アドレス領
域31を書込み、読出しを行なった後、不良を発見できる
ため特定アドレス領域32,33を書込む時間を省略でき
る。したがって、テスト時間の短縮が可能となる。
テスト時間の短縮については、不良が存在するアドレス
が先頭アドレスに近いほど効果は大きくなる。ただし、
不良が存在するアドレスが最終アドレスに近い場合およ
び良品である場合については従来のテスト時間とほぼ同
じである。
が先頭アドレスに近いほど効果は大きくなる。ただし、
不良が存在するアドレスが最終アドレスに近い場合およ
び良品である場合については従来のテスト時間とほぼ同
じである。
なお、上記説明では簡略化のためプログラムカウンタ９
の出力を４ビット、EPROM10の容量を16バイトと仮定し
たが、プログラムカウンタのビット数が多い場合にも同
様の考え方により実現可能であり、また制御信号の本数
も増加させブロック区分を増すこともできる。
の出力を４ビット、EPROM10の容量を16バイトと仮定し
たが、プログラムカウンタのビット数が多い場合にも同
様の考え方により実現可能であり、また制御信号の本数
も増加させブロック区分を増すこともできる。
制御信号12,13は外部端子より設定できるように構成す
ればよい。
ればよい。
以上説明したように本発明は、特定アドレス領域を設定
するための制御信号と、プログラムカウンタの所定ビッ
トの出力信号とを入力とする簡単な論理和回路を付加す
ることにより、全アドレス領域のブロック単位での書込
みおよび読出しを実現でき、テスト時間を短縮できる効
果がある。
するための制御信号と、プログラムカウンタの所定ビッ
トの出力信号とを入力とする簡単な論理和回路を付加す
ることにより、全アドレス領域のブロック単位での書込
みおよび読出しを実現でき、テスト時間を短縮できる効
果がある。
第１図は本発明のメモリアドレス制御回路の一実施例を
示す構成図、第２図は従来例を示す構成図である。 1,2,3,4……プログラムカウンタ９からの出力信号、 5,6,7,8……インバータ、 ９……プログラムカウンタ、 10……EPROM、 11……デコーダ回路、 12,13……制御信号、 14〜29……デコーダ回路11からの出力信号、 30,31,32,33……EPROM10における特定領域、 35,36……オア回路。
示す構成図、第２図は従来例を示す構成図である。 1,2,3,4……プログラムカウンタ９からの出力信号、 5,6,7,8……インバータ、 ９……プログラムカウンタ、 10……EPROM、 11……デコーダ回路、 12,13……制御信号、 14〜29……デコーダ回路11からの出力信号、 30,31,32,33……EPROM10における特定領域、 35,36……オア回路。
Claims (1)
- 【請求項１】メモリを内蔵したマイクロコンピュータに
おいて、メモリをアドレス指定し初期状態でカウント値
が０となるプログラムカウンタと、該プログラムカウン
タの上位所定ビット信号および前記メモリのアドレスを
指定する制御信号を入力とする少なくとも１個の論理和
回路と、該論理和回路の出力信号および前記プログラム
カウンタ出力の前記上位所定ビット信号以外の信号とを
入力し、前記メモリのアドレス信号を発生するデコーダ
回路とを有するメモリアドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62222431A JPH0793039B2 (ja) | 1987-09-04 | 1987-09-04 | メモリアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62222431A JPH0793039B2 (ja) | 1987-09-04 | 1987-09-04 | メモリアドレス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464200A JPS6464200A (en) | 1989-03-10 |
| JPH0793039B2 true JPH0793039B2 (ja) | 1995-10-09 |
Family
ID=16782288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62222431A Expired - Lifetime JPH0793039B2 (ja) | 1987-09-04 | 1987-09-04 | メモリアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396700B1 (ko) * | 2001-04-02 | 2003-09-03 | 주식회사 하이닉스반도체 | 테스트 회로 |
-
1987
- 1987-09-04 JP JP62222431A patent/JPH0793039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464200A (en) | 1989-03-10 |
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Legal Events
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|---|---|---|---|
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|
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