JPS6130301B2 - - Google Patents
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- Publication number
- JPS6130301B2 JPS6130301B2 JP14171878A JP14171878A JPS6130301B2 JP S6130301 B2 JPS6130301 B2 JP S6130301B2 JP 14171878 A JP14171878 A JP 14171878A JP 14171878 A JP14171878 A JP 14171878A JP S6130301 B2 JPS6130301 B2 JP S6130301B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- memory
- rom
- clock pulse
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 description 8
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 6
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 6
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 4
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は、リードオンリメモリ（以下ROMと
記す）を使用する論理回路に関し、特に動作中の
ROMのセル部分のエラービツトを検出するチエ
ツク方式に関する。
記す）を使用する論理回路に関し、特に動作中の
ROMのセル部分のエラービツトを検出するチエ
ツク方式に関する。
従来、ROMを利用した論理回路として、マイ
クロ命令を蓄えておく場合と論理回路を簡単化す
べく組入れる場合とがある。しかるに、前者の場
合には多量のマイクロ命令を蓄える為に、エラー
チエツクとしてパリテイビツトを持ち、専用の
ROMを設けているが、後者の場合には、前者に
比べて比較的少量のパターンが書き込まれてお
り、エラーチエツクの為に専用のパリテイビツト
を持つことはハード的に制限され、従つて、
ROMのエラーチエツクがなされない場合が多か
つた。
クロ命令を蓄えておく場合と論理回路を簡単化す
べく組入れる場合とがある。しかるに、前者の場
合には多量のマイクロ命令を蓄える為に、エラー
チエツクとしてパリテイビツトを持ち、専用の
ROMを設けているが、後者の場合には、前者に
比べて比較的少量のパターンが書き込まれてお
り、エラーチエツクの為に専用のパリテイビツト
を持つことはハード的に制限され、従つて、
ROMのエラーチエツクがなされない場合が多か
つた。
一方、ROMの信頼性は完全とはいえず、特
に、そのROMが論理回路の一部として重要な構
成になつている場合には、エラービツトのチエツ
クが必要となつてくることは当然である。
に、そのROMが論理回路の一部として重要な構
成になつている場合には、エラービツトのチエツ
クが必要となつてくることは当然である。
本発明は従来の上記事情に鑑みてなされたもの
であり、従つて本発明の目的は、ROMの入力ピ
ン１ピンを利用することにより、パリテイビツト
を設けずにROMセル内でのパターンのエラーを
容易に検出することができるROMの新規なエラ
ービツトチエツク方式を提供することにある。
であり、従つて本発明の目的は、ROMの入力ピ
ン１ピンを利用することにより、パリテイビツト
を設けずにROMセル内でのパターンのエラーを
容易に検出することができるROMの新規なエラ
ービツトチエツク方式を提供することにある。
本発明の上記目的は、リードオンリメモリの内
部のセル領域をアドレス方向にアドレス入力ピン
の１ピンによつて決まる２つの完全に対応する領
域に分割し、該対応する領域にあらかじめ同じ内
容のパターンをそれぞれ書き込んでおき、前記リ
ードオンリメモリの相対応する２つの前記領域を
決定するアドレス入力ピン１ピンにクロツクパル
スを入力し、該クロツクパルスの“１”（又は
“０”）レベルの時に前記リードオンリメモリから
読み出される内容を保持手段に保持しておき、次
に前記クロツクパルスが“０”（又は“１”）レベ
ルになつた時に前記リードオンリメモリから読み
出される内容を前記保持手段の保持内容と比較す
ることにより、前記リードオンリメモリの記憶パ
ターンが正常かどうかの判定をすることを特徴と
するリードオンリメモリのエラービツトチエツク
方式、によつて達成される。
部のセル領域をアドレス方向にアドレス入力ピン
の１ピンによつて決まる２つの完全に対応する領
域に分割し、該対応する領域にあらかじめ同じ内
容のパターンをそれぞれ書き込んでおき、前記リ
ードオンリメモリの相対応する２つの前記領域を
決定するアドレス入力ピン１ピンにクロツクパル
スを入力し、該クロツクパルスの“１”（又は
“０”）レベルの時に前記リードオンリメモリから
読み出される内容を保持手段に保持しておき、次
に前記クロツクパルスが“０”（又は“１”）レベ
ルになつた時に前記リードオンリメモリから読み
出される内容を前記保持手段の保持内容と比較す
ることにより、前記リードオンリメモリの記憶パ
ターンが正常かどうかの判定をすることを特徴と
するリードオンリメモリのエラービツトチエツク
方式、によつて達成される。
一般に、論理回路を簡単化する為にROMを利
用する時などでは、入力条件が少ない場合、大幅
にROM内部の利用されるべきパターンが少なく
なる。つまり、ROMの入力ピンより入力条件が
１ピン少なければ、利用されるパターンが占める
領域は全部利用できる場合の1/2になり、残り1/2
は未利用となる。
用する時などでは、入力条件が少ない場合、大幅
にROM内部の利用されるべきパターンが少なく
なる。つまり、ROMの入力ピンより入力条件が
１ピン少なければ、利用されるパターンが占める
領域は全部利用できる場合の1/2になり、残り1/2
は未利用となる。
本発明では、入力ピンの１ピン“１”、“０”の
状態によりROMの内部のセル領域をアドレス方
向に２つの完全に対応する領域に分割できること
に着目しており、ROMの分割された相対する２
つのセル領域にあらかじめ同じパターンを書いて
おく。次に、入力ピン１ピンにクロツクパルスを
入力し、クロツクパルスの１周期内で“１”レベ
ルと“０”レベルの２つの状態が存在することに
より、２つの領域から同じパターンを読み出して
それらの出力を比較することにより、片方のセル
領域でエラーがあつたときにはエラーのチエツク
ができうるようにしている。この時、始めのクロ
ツクが“１”レベルの時に取り出された値は次の
レジスタで同じクロツクパルスを利用して蓄えら
れる。レジスタに保持されたデータは次にクロツ
クが“０”レベルになつた時のデータと比較され
てエラーであれば、そのビツトが発見できる。こ
れは通常の動作と並行して行えるために、動作中
のエラーの発見が容易にできる。
状態によりROMの内部のセル領域をアドレス方
向に２つの完全に対応する領域に分割できること
に着目しており、ROMの分割された相対する２
つのセル領域にあらかじめ同じパターンを書いて
おく。次に、入力ピン１ピンにクロツクパルスを
入力し、クロツクパルスの１周期内で“１”レベ
ルと“０”レベルの２つの状態が存在することに
より、２つの領域から同じパターンを読み出して
それらの出力を比較することにより、片方のセル
領域でエラーがあつたときにはエラーのチエツク
ができうるようにしている。この時、始めのクロ
ツクが“１”レベルの時に取り出された値は次の
レジスタで同じクロツクパルスを利用して蓄えら
れる。レジスタに保持されたデータは次にクロツ
クが“０”レベルになつた時のデータと比較され
てエラーであれば、そのビツトが発見できる。こ
れは通常の動作と並行して行えるために、動作中
のエラーの発見が容易にできる。
次に本発明をその良好な一実施例について図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
第１図は本発明の一実施例を示すブロツク構成
図である。第１図において、本発明の一実施例
は、クロツクパルスCPの入力端子５および条件
入力信号INが入力する入力端子（アドレス入力
ピン）６を有し、制御あるいはデータとしての出
力情報７の出力端子８をもつROM１と、インバ
ータ４で反転したクロツクパルスによりROM
１の出力をセツトするレジスタ２と、ROM１出
力とレジスタ２の出力との比較を行い、エラー信
号９を出力するエクスクルーシブオアゲートによ
り構成された比較回路３とから構成されている。
図である。第１図において、本発明の一実施例
は、クロツクパルスCPの入力端子５および条件
入力信号INが入力する入力端子（アドレス入力
ピン）６を有し、制御あるいはデータとしての出
力情報７の出力端子８をもつROM１と、インバ
ータ４で反転したクロツクパルスによりROM
１の出力をセツトするレジスタ２と、ROM１出
力とレジスタ２の出力との比較を行い、エラー信
号９を出力するエクスクルーシブオアゲートによ
り構成された比較回路３とから構成されている。
第２図はROM１のチツプ内での書き込み領域
を示したものであり、領域１０と領域１１には同
じ内容が対応する各々のアドレスに書きこまれて
いることを示す。第３図は本発明の動作タイムチ
ヤートである。
を示したものであり、領域１０と領域１１には同
じ内容が対応する各々のアドレスに書きこまれて
いることを示す。第３図は本発明の動作タイムチ
ヤートである。
ROM１は入力端子６からの本来の条件入力信
号と入力端子５からのクロツクパルスCPを入力
としているために、あらかじめ第２図のようにア
ドレス方向へ完全に２つに分割され、同じ内容の
パターンが対応するアドレスに書き込まれている
ROM１から、クロツクパルスCPの“１”レベル
の時と“０”レベルの時ではアドレスは全く異な
るが、同じパターンが読み出される。クロツクパ
ルスCPの“１”レベルの時に読み出されるROM
１の出力７（第３図のＡ）はクロツクパルスCP
の反転されたパルスレベルの立上り時期にレ
ジスタ２にセツトされ、さらにクロツクパルス
CPが“０”レベルの時にROM１から読み出され
るデータ（第３図のＢ）は比較回路３で先に読み
出されてレジスタ２にセツトされたデータ（第３
図のＡ）と比較され、エラー信号９（第３図の
Ｅ）を出力する。
号と入力端子５からのクロツクパルスCPを入力
としているために、あらかじめ第２図のようにア
ドレス方向へ完全に２つに分割され、同じ内容の
パターンが対応するアドレスに書き込まれている
ROM１から、クロツクパルスCPの“１”レベル
の時と“０”レベルの時ではアドレスは全く異な
るが、同じパターンが読み出される。クロツクパ
ルスCPの“１”レベルの時に読み出されるROM
１の出力７（第３図のＡ）はクロツクパルスCP
の反転されたパルスレベルの立上り時期にレ
ジスタ２にセツトされ、さらにクロツクパルス
CPが“０”レベルの時にROM１から読み出され
るデータ（第３図のＢ）は比較回路３で先に読み
出されてレジスタ２にセツトされたデータ（第３
図のＡ）と比較され、エラー信号９（第３図の
Ｅ）を出力する。
このように、比較回路３からエラー信号９を発
生する一方、ROM１の出力OUTによる各部への
送出も出力端子８から並行して行われる。
生する一方、ROM１の出力OUTによる各部への
送出も出力端子８から並行して行われる。
本発明は、以上説明したように、ROMの入力
ピン１ピンを利用して２分割されたROMの領域
の異なるアドレスの同じ内容を読み出して比較す
ることにより、ROMの内部の書き込みパターン
の誤りを少ないハードウエアにより容易に検出で
きるという効果がある。
ピン１ピンを利用して２分割されたROMの領域
の異なるアドレスの同じ内容を読み出して比較す
ることにより、ROMの内部の書き込みパターン
の誤りを少ないハードウエアにより容易に検出で
きるという効果がある。
以上本発明はその良好な一実施例について説明
されたが、それは単なる例示的なものであり、こ
こで説明された実施例によつてのみ本発明が限定
されるものではなく、その技術的範囲から逸脱す
ることなく本発明は種々の変形、変更を含むもの
である。例えば、ROM１から読み出されるデー
タをクロツクパルスCPの半サイクルの時間遅延
させる素子として、本実施例ではレジスタ２が使
用されているが、レジスタ２の代りに他の記憶素
子、バツフア又は遅延素子等を使用することが可
能であるし、また、ROM１は、本実施例に於て
は、アドレス入力ピンが10本で、４ビツトの出力
を有するものが用いられているが、それらの数、
容量は任意でもよいし、さらにまた、比較回路３
としてエクスクルーシブオアゲート以外の素子を
採用してもよいことは勿論である。
されたが、それは単なる例示的なものであり、こ
こで説明された実施例によつてのみ本発明が限定
されるものではなく、その技術的範囲から逸脱す
ることなく本発明は種々の変形、変更を含むもの
である。例えば、ROM１から読み出されるデー
タをクロツクパルスCPの半サイクルの時間遅延
させる素子として、本実施例ではレジスタ２が使
用されているが、レジスタ２の代りに他の記憶素
子、バツフア又は遅延素子等を使用することが可
能であるし、また、ROM１は、本実施例に於て
は、アドレス入力ピンが10本で、４ビツトの出力
を有するものが用いられているが、それらの数、
容量は任意でもよいし、さらにまた、比較回路３
としてエクスクルーシブオアゲート以外の素子を
採用してもよいことは勿論である。
第１図は本発明の一実施例を部分的に示すブロ
ツク構成図、第２図は第１図に示したROM内部
のセル領域を示す図、第３図は第１図のタイムチ
ヤートである。 １……ROM、２……レジスタ、３……比較回
路、５……クロツクパルス入力端子、６……条件
入力信号の入力端子、８……出力端子。
ツク構成図、第２図は第１図に示したROM内部
のセル領域を示す図、第３図は第１図のタイムチ
ヤートである。 １……ROM、２……レジスタ、３……比較回
路、５……クロツクパルス入力端子、６……条件
入力信号の入力端子、８……出力端子。
Claims (1)
- １ リードオンリメモリの内部のセル領域をアド
レス方向にアドレス入力ピンの１ピンによつて決
まる２つの完全に対応する領域に分割し、該対応
する領域にあらかじめ同じ内容のパターンをそれ
ぞれ書き込んでおき、前記リードオンリメモリの
相対応する２つの前記領域を決定するアドレス入
力ピン１ピンにクロツクパルスを入力し、該クロ
ツクパルスの“１”（又は“０”）レベルの時に前
記リードオンリメモリから読み出される内容を保
持手段に保持しておき、次に前記クロツクパルス
が“０”（又は“１”）レベルになつた時に前記リ
ードオンリメモリから読み出される内容を前記保
持手段の保持内容と比較することにより、前記リ
ードオンリメモリの記憶パターンが正常かどうか
の判定をすることを特徴とするリードオンリメモ
リのエラービツトチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14171878A JPS5570997A (en) | 1978-11-18 | 1978-11-18 | Error bit check system for read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14171878A JPS5570997A (en) | 1978-11-18 | 1978-11-18 | Error bit check system for read only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5570997A JPS5570997A (en) | 1980-05-28 |
| JPS6130301B2 true JPS6130301B2 (ja) | 1986-07-12 |
Family
ID=15298575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14171878A Granted JPS5570997A (en) | 1978-11-18 | 1978-11-18 | Error bit check system for read only memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5570997A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844488A (ja) * | 1981-09-11 | 1983-03-15 | 日本電信電話株式会社 | パタン発生装置 |
| JPS6063651A (ja) * | 1983-09-17 | 1985-04-12 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| JPS61267846A (ja) * | 1984-11-12 | 1986-11-27 | Nec Corp | メモリを有する集積回路装置 |
| JPS63186350A (ja) * | 1987-01-28 | 1988-08-01 | Nec Corp | パタ−ン発生回路 |
| JPS6444720U (ja) * | 1987-09-11 | 1989-03-17 | ||
| JP5413595B2 (ja) * | 2010-01-28 | 2014-02-12 | セイコーエプソン株式会社 | 集積回路装置、電子機器 |
-
1978
- 1978-11-18 JP JP14171878A patent/JPS5570997A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5570997A (en) | 1980-05-28 |
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