JPS5910000B2 - メモリの誤り検出方式 - Google Patents
メモリの誤り検出方式Info
- Publication number
- JPS5910000B2 JPS5910000B2 JP53164758A JP16475878A JPS5910000B2 JP S5910000 B2 JPS5910000 B2 JP S5910000B2 JP 53164758 A JP53164758 A JP 53164758A JP 16475878 A JP16475878 A JP 16475878A JP S5910000 B2 JPS5910000 B2 JP S5910000B2
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- JP
- Japan
- Prior art keywords
- data
- address
- memory
- error detection
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、メモリの誤り検出方式に関するものである。
メモリの誤り検出方式としては、パリテイ・ビットを利
用した誤り検出方式が一般的であるが、この方式では、
偶数ビットに誤りが生じたときは検出できない。
用した誤り検出方式が一般的であるが、この方式では、
偶数ビットに誤りが生じたときは検出できない。
より高級な誤り検出方式としては、シングル・エラー・
コレクト・ダブル・エラー・デイテクトがあるが、複雑
である。本発明の目的は、誤りビット数の如何にかかわ
らず、簡単にデータとアドレスの両方につき誤り検出が
行える誤り検出方式を提供することにある。
コレクト・ダブル・エラー・デイテクトがあるが、複雑
である。本発明の目的は、誤りビット数の如何にかかわ
らず、簡単にデータとアドレスの両方につき誤り検出が
行える誤り検出方式を提供することにある。
本発明は、メモリの書込み時に、あるアドレスに、ある
データを書込んだら、そのアドレス信号の否定値で表わ
されるアドレスに、そのデータ信号の否定値を書込み、
メモリの読出し時に、あるアドレスからデータを読出し
たら、そのアドレス信号の否定値で表わされるアドレス
からデータを読出し、両データをビットごとに比較する
ようにしたものである。以下、図面によつて本発明を説
明する。
データを書込んだら、そのアドレス信号の否定値で表わ
されるアドレスに、そのデータ信号の否定値を書込み、
メモリの読出し時に、あるアドレスからデータを読出し
たら、そのアドレス信号の否定値で表わされるアドレス
からデータを読出し、両データをビットごとに比較する
ようにしたものである。以下、図面によつて本発明を説
明する。
第１図は、本発明が適用される装置の概念的構成図であ
る。第１図において、１はメモリ、２は制御回路である
。制御回路２はメモリ１のリード／ライト制御および誤
り検出を行う。メモリ１としては半導体回路によつて構
成されたランダム・アクセス・メモリＲＡＭを想定して
いる。メモリ１には、制御回路２からライト・データと
アドレスとライト・パルスが与えられ、メモリ１から制
御回路２にはリード・データが与えられる。メモリ１に
対するデータの書込みは、次のようにして行われる。
る。第１図において、１はメモリ、２は制御回路である
。制御回路２はメモリ１のリード／ライト制御および誤
り検出を行う。メモリ１としては半導体回路によつて構
成されたランダム・アクセス・メモリＲＡＭを想定して
いる。メモリ１には、制御回路２からライト・データと
アドレスとライト・パルスが与えられ、メモリ１から制
御回路２にはリード・データが与えられる。メモリ１に
対するデータの書込みは、次のようにして行われる。
すなわち、あるアドレス例えば゛０番地に、あるデータ
例えば゛ｏを書込むとき、そのアドレス信号の否定値で
表わされるアドレス゛Ｆ番地に、上記データ信号の否定
値゛Ｆを書込む。このような書込みが行われたときの、
メモリ１の内容は例えば第２図のようになる。すなわち
、メモリ１の前半部と後半部に、互いに論理値が反対な
１対のデータが対称的に配置される。メモリ１の前半部
のデータが真のデータであり、後半部のデータは誤り検
出用の参照信号である。このようなメモリ１の読出しは
、次のようにして行われる。
例えば゛ｏを書込むとき、そのアドレス信号の否定値で
表わされるアドレス゛Ｆ番地に、上記データ信号の否定
値゛Ｆを書込む。このような書込みが行われたときの、
メモリ１の内容は例えば第２図のようになる。すなわち
、メモリ１の前半部と後半部に、互いに論理値が反対な
１対のデータが対称的に配置される。メモリ１の前半部
のデータが真のデータであり、後半部のデータは誤り検
出用の参照信号である。このようなメモリ１の読出しは
、次のようにして行われる。
すなわち、あるアドレス例えば゛ｏ番地のデー_モOを読
出すとき、そのアドレス信号の否定値で表わされるアド
レYモeから、そこに記憶されているデー_モeを読出す。
そして、誤りの検出は、両読出しデータをビットごとに
比較し、全ビットにつき、論理値が互いに異なるか否か
を判定することによつて行う。
出すとき、そのアドレス信号の否定値で表わされるアド
レYモeから、そこに記憶されているデー_モeを読出す。
そして、誤りの検出は、両読出しデータをビットごとに
比較し、全ビットにつき、論理値が互いに異なるか否か
を判定することによつて行う。
このような判定はエクスクルーシブ・オア演算によつて
行うことができる。誤りのないときは、両読出しデータ
は、互いに否定値の関係にあるから、全ビツトにわたつ
て、論理値が互いに異なる筈である。
行うことができる。誤りのないときは、両読出しデータ
は、互いに否定値の関係にあるから、全ビツトにわたつ
て、論理値が互いに異なる筈である。
これに対して、誤りにより、両読出しデータのいずれか
一方において、１ビツトまたは複数ビツトにエラーがあ
ると、その部分において論理値の一致が生じる。したが
つて、上記のような判定により、誤りの有無が検知でき
る。ただＬ両読出しデータにおいて、互いに対応するビ
ツトが同時にエラーをおこし、例えば一方が１→０１他
方が０−９１となると、誤りとは判定されないことにな
るが、両読出しデータは同じメモリ媒体のデータである
から、誤りの傾向はどちらのデータにおいても、例えば
１→０のように概ね一致しており、上記のように互いに
反対方向に誤ることはきわめて頻度が少ないと考えられ
る。誤りの種類としては、データの誤りと、アドレスの
誤りとがあるが、本発明によればどちらの誤りが生じて
も検出される。
一方において、１ビツトまたは複数ビツトにエラーがあ
ると、その部分において論理値の一致が生じる。したが
つて、上記のような判定により、誤りの有無が検知でき
る。ただＬ両読出しデータにおいて、互いに対応するビ
ツトが同時にエラーをおこし、例えば一方が１→０１他
方が０−９１となると、誤りとは判定されないことにな
るが、両読出しデータは同じメモリ媒体のデータである
から、誤りの傾向はどちらのデータにおいても、例えば
１→０のように概ね一致しており、上記のように互いに
反対方向に誤ることはきわめて頻度が少ないと考えられ
る。誤りの種類としては、データの誤りと、アドレスの
誤りとがあるが、本発明によればどちらの誤りが生じて
も検出される。
データの誤り検出は上記のとおりであるが、アドレスの
誤りがあつたときは、メモリの読出し時に、互いに否定
値の関係にある一対のデータが読出されてはこないから
、やはりエクスクルーシブ・オア演算によつて、誤りが
検出できる。以上のように、本発明は、メモリの書込み
時に、あるアドレスにデータを書込んだら、そのアドレ
ス信号の否定値で表わされるアドレスに、そのデータ信
号の否定値を書込み、メモリの読出し時に、あるアドレ
スからデータを読出したら、そのアドレス信号の否定値
で表わされるアドレスからデータを読出し、両データを
ビツトごとに比較するようにした。
誤りがあつたときは、メモリの読出し時に、互いに否定
値の関係にある一対のデータが読出されてはこないから
、やはりエクスクルーシブ・オア演算によつて、誤りが
検出できる。以上のように、本発明は、メモリの書込み
時に、あるアドレスにデータを書込んだら、そのアドレ
ス信号の否定値で表わされるアドレスに、そのデータ信
号の否定値を書込み、メモリの読出し時に、あるアドレ
スからデータを読出したら、そのアドレス信号の否定値
で表わされるアドレスからデータを読出し、両データを
ビツトごとに比較するようにした。
このため、データおよびアドレスにつき、誤りビツトの
数の如何にかかわらず、簡単に誤り検出が行える、メモ
リの誤り検出方式が得られる。
数の如何にかかわらず、簡単に誤り検出が行える、メモ
リの誤り検出方式が得られる。
第１図は、本発明が適用される装置の概念的構成図、第
２図は、メモリの内容の一例、である。 １・・・・・・メモリ、２・・・・・・制御回路。
２図は、メモリの内容の一例、である。 １・・・・・・メモリ、２・・・・・・制御回路。
Claims (1)
- １ メモリのあるアドレスにあるデータを書込むとき、
そのアドレス信号の否定値によつて表わされるアドレス
にもそのデータ信号の否定値を書込み、メモリのあるア
ドレスからデータを読出すとき、そのアドレス信号の否
定値によつて表わされるアドレスからもデータを読出し
、両読出しデータ信号につきビットごとに比較しすべて
が互いに異なるか否かを判別するようにしたメモリの誤
り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164758A JPS5910000B2 (ja) | 1978-12-28 | 1978-12-28 | メモリの誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164758A JPS5910000B2 (ja) | 1978-12-28 | 1978-12-28 | メモリの誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5590000A JPS5590000A (en) | 1980-07-08 |
| JPS5910000B2 true JPS5910000B2 (ja) | 1984-03-06 |
Family
ID=15799356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53164758A Expired JPS5910000B2 (ja) | 1978-12-28 | 1978-12-28 | メモリの誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910000B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810948A (ja) * | 1981-07-10 | 1983-01-21 | Takachiho Tsushin Kiki Seisakusho:Kk | 自動ダイヤル装置 |
| JPS6152758A (ja) * | 1984-08-22 | 1986-03-15 | Hioki Denki Kk | メモリのエラ−検出装置 |
| JPS63163650A (ja) * | 1986-12-26 | 1988-07-07 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ド |
| JP2852824B2 (ja) * | 1991-05-29 | 1999-02-03 | アスコ株式会社 | 車両安全装置の制御システム |
| KR100898673B1 (ko) * | 2007-08-08 | 2009-05-22 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 동작 방법 |
-
1978
- 1978-12-28 JP JP53164758A patent/JPS5910000B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5590000A (en) | 1980-07-08 |
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