JPS6152758A - メモリのエラ−検出装置 - Google Patents
メモリのエラ−検出装置Info
- Publication number
- JPS6152758A JPS6152758A JP59174455A JP17445584A JPS6152758A JP S6152758 A JPS6152758 A JP S6152758A JP 59174455 A JP59174455 A JP 59174455A JP 17445584 A JP17445584 A JP 17445584A JP S6152758 A JPS6152758 A JP S6152758A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- ram
- exclusive
- input
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリ、特にランダムアクセスメモリ（Ｒ
ａｎｄｏｍ Ａ、ｃｃｅｓｓ Ｍｅｍｏｒｙ ；以下Ｒ
Ａ Ｍという）のエラー検出装置に関するものである。
ａｎｄｏｍ Ａ、ｃｃｅｓｓ Ｍｅｍｏｒｙ ；以下Ｒ
Ａ Ｍという）のエラー検出装置に関するものである。
ＲＡＭのチェック法には１人別して（１）チェッカ・ボ
ード、（２）マーチング、（３）ギヤロッピング等の３
種類の方法が知ら、１シているが、これらはいずれも所
定のテストデータを読、７／古きすることにより、その
メモリの動作をチェックするものであり、実使用時にお
いて電源電圧の変動や外乱ノイズ等の外的変動要因によ
ってメモリが誤動作した場合までをもカバーするこ、と
はできない。これに対して、実使用時のメモリエラー検
出方法としてはパリティチェックが最も一般的に採用さ
九でいるが、これによると、検査用の付加ビットが必要
であるとともに、検査用のプログラムを別途に作成しな
ければならないという煩わしさがある。
ード、（２）マーチング、（３）ギヤロッピング等の３
種類の方法が知ら、１シているが、これらはいずれも所
定のテストデータを読、７／古きすることにより、その
メモリの動作をチェックするものであり、実使用時にお
いて電源電圧の変動や外乱ノイズ等の外的変動要因によ
ってメモリが誤動作した場合までをもカバーするこ、と
はできない。これに対して、実使用時のメモリエラー検
出方法としてはパリティチェックが最も一般的に採用さ
九でいるが、これによると、検査用の付加ビットが必要
であるとともに、検査用のプログラムを別途に作成しな
ければならないという煩わしさがある。
したがって、この発明の目的は、検査用の付加ピッ１−
を必要とすることはなく、外的要因によるデータの変動
を正確に検出し得るようにしたメモリのエラー検出装置
を閏供することにある。
を必要とすることはなく、外的要因によるデータの変動
を正確に検出し得るようにしたメモリのエラー検出装置
を閏供することにある。
すなおち、この発明は、ＲＡＭに電ｇ電圧の変動や外乱
ノイズ等の外的変動要因が加えられた場合、そのＲＡＭ
に書込まれているデータは例えば「Ｏ」→「１」 （こ
の場合、もともとｒｌＪなるデータは勅かない）のよう
に多分に一方向的に変！ＦＩＪするというＦ５ｕ象に着
目してなされたもので、これによると、２つのＲＡ〜１
か用居、され、その−・方のＲＡ Ｍにはデータを反転
しでｉ（ト込み、ｉｊ’ｌ出し時にはその反転チー９を
再び反転させ、そのデータと他方のＲＡＭに書込まＪし
ているデータとが一致しているか否かにより、メモリの
エラーを検出することに１寺敵を有している。
ノイズ等の外的変動要因が加えられた場合、そのＲＡＭ
に書込まれているデータは例えば「Ｏ」→「１」 （こ
の場合、もともとｒｌＪなるデータは勅かない）のよう
に多分に一方向的に変！ＦＩＪするというＦ５ｕ象に着
目してなされたもので、これによると、２つのＲＡ〜１
か用居、され、その−・方のＲＡ Ｍにはデータを反転
しでｉ（ト込み、ｉｊ’ｌ出し時にはその反転チー９を
再び反転させ、そのデータと他方のＲＡＭに書込まＪし
ているデータとが一致しているか否かにより、メモリの
エラーを検出することに１寺敵を有している。
以下、この発明を添イ」図面に示されている実施例を参
！Ｋ【シながら詳細に説明する。
！Ｋ【シながら詳細に説明する。
この装置１；おいては、溝造および特性等が同一である
第１のＲＡＭ ｌと第２のＲＡＭ２とを備えている。こ
れらのＲＡＭＩ、２には、図示しない同一のデータＵ（
給源からデータがそれぞれ入力されるのであるが、この
場合、第１のＲＡＭ１には、データが反転されることな
く指定された７１−レスにそのまま書込まれるのにり４
し、第２のＲＡ〜１２には、インバータ３を介して反転
されたデータが指定されたアドレスに書込まれるように
なって１１）るａ」−なわち、第１０Ｒ，Ａ Ｍ Ｉに
１外込まれるデータが例えばｒｏｌｏｌ・・・・・・」
であるとす、Ｉｂば、第２のＲＡＭ２にはｒｌｏｌｏ・
・・・Ｊなるデータが書込まれることになる。
第１のＲＡＭ ｌと第２のＲＡＭ２とを備えている。こ
れらのＲＡＭＩ、２には、図示しない同一のデータＵ（
給源からデータがそれぞれ入力されるのであるが、この
場合、第１のＲＡＭ１には、データが反転されることな
く指定された７１−レスにそのまま書込まれるのにり４
し、第２のＲＡ〜１２には、インバータ３を介して反転
されたデータが指定されたアドレスに書込まれるように
なって１１）るａ」−なわち、第１０Ｒ，Ａ Ｍ Ｉに
１外込まれるデータが例えばｒｏｌｏｌ・・・・・・」
であるとす、Ｉｂば、第２のＲＡＭ２にはｒｌｏｌｏ・
・・・Ｊなるデータが書込まれることになる。
他方、第２のＲ，ＡＭ２の出力側には、インバータ４が
接続されており、このインバータ４の出力端子は排他的
ＯＲ回路５の一方の入力端子に接続されている。また、
この排、他的ＯＲ回路５の他方の入力端子は、第１のＲ
ＡＭ １の出力端子に接続されている。なお、上記イン
バータ４および排他的ＯＲ回路５は、ＲＡＭＩおよび２
から読み出すビット数と同じ数だけ設けられている。し
たがって、８ビツトデータであればそれぞれ８個ずつ設
けられていることになる。また、各排他的ＯＲ回路５の
出力はＯＲ回路６を介して例えば図示しないＣＰＵ等に
供給される。
接続されており、このインバータ４の出力端子は排他的
ＯＲ回路５の一方の入力端子に接続されている。また、
この排、他的ＯＲ回路５の他方の入力端子は、第１のＲ
ＡＭ １の出力端子に接続されている。なお、上記イン
バータ４および排他的ＯＲ回路５は、ＲＡＭＩおよび２
から読み出すビット数と同じ数だけ設けられている。し
たがって、８ビツトデータであればそれぞれ８個ずつ設
けられていることになる。また、各排他的ＯＲ回路５の
出力はＯＲ回路６を介して例えば図示しないＣＰＵ等に
供給される。
上記した構成において、第１のＲＡ Ｍ １には例■
えば［ｏ １０１０１０１Ｊなるデータが書込まれてお
り、第２のＲＡＭ２にはその反転データ「１０１０１０
１０Ｊが書込まれているとすれば、データを読出す際、
各排他的ＯＲ回路５の一方の入力端子には、各インバー
タ４を介して上記反転データをさらに反転してなるｒｏ
ｌｏｌｏｌｏｌＪなるデータが入力されるとともに、他
方の各入力端子には第１のＲＡＭ１からｒｏｌｏｌｏＬ
ＯＩＪなるデータが入力される。このように外的変動要
因によってＲＡＭＩ、２に書込まれているデータが変動
しないかぎり、各排他的ＯＲ回路５の２つの入力端子に
はそれぞれ同一のデータが倶玲されることになるため、
各Ｊ１：他的ＯＲ回路５の出力レベルはｒＬＪであり、
これにより、ＲＡＭＩ、２が正常に機能していると判定
される。
り、第２のＲＡＭ２にはその反転データ「１０１０１０
１０Ｊが書込まれているとすれば、データを読出す際、
各排他的ＯＲ回路５の一方の入力端子には、各インバー
タ４を介して上記反転データをさらに反転してなるｒｏ
ｌｏｌｏｌｏｌＪなるデータが入力されるとともに、他
方の各入力端子には第１のＲＡＭ１からｒｏｌｏｌｏＬ
ＯＩＪなるデータが入力される。このように外的変動要
因によってＲＡＭＩ、２に書込まれているデータが変動
しないかぎり、各排他的ＯＲ回路５の２つの入力端子に
はそれぞれ同一のデータが倶玲されることになるため、
各Ｊ１：他的ＯＲ回路５の出力レベルはｒＬＪであり、
これにより、ＲＡＭＩ、２が正常に機能していると判定
される。
これに対して、何んらかの外的変動要因により、第１の
ＲＡＭＩに書込まれているデータの例えば３ビツト目が
「０」→ｒｌＪに変動して「０１１０１０１Ｊとなった
ような場合（この時、第２のＲＡＭ２（１）３ピッ１−
目は「ｌ」であルカらｒＯＪへは変動しない）には、こ
の３ビツト目に対応する排他的ＯＲ回路５の一方の入力
端子にはインバータ４を介して「０」なるデータが入力
さＪしるが。
ＲＡＭＩに書込まれているデータの例えば３ビツト目が
「０」→ｒｌＪに変動して「０１１０１０１Ｊとなった
ような場合（この時、第２のＲＡＭ２（１）３ピッ１−
目は「ｌ」であルカらｒＯＪへは変動しない）には、こ
の３ビツト目に対応する排他的ＯＲ回路５の一方の入力
端子にはインバータ４を介して「０」なるデータが入力
さＪしるが。
他方の入力端子には「ｌ」なるデータが入力されること
になるため、そのｖ１″池的ＯＲ回路５の出力レベルは
ｒＨ」となり、ＣＰＵにて異常と判定される。
になるため、そのｖ１″池的ＯＲ回路５の出力レベルは
ｒＨ」となり、ＣＰＵにて異常と判定される。
上記した実施例の説明から明らかなように、この発明に
よれば、２つのＲＡＭを用意し、その一方のＲＡＭにデ
ータを反転させて書込み、読出し時には、その反転デー
タを、さらに反転させて、そのデータと他方のＲＡＭか
らデータとの排他的論理和をとること１′−より、従来
のパリティチェックのようにデータを加工することなく
、動作中におけるＲＡＭのエラーを確実に検出すること
ができる。
よれば、２つのＲＡＭを用意し、その一方のＲＡＭにデ
ータを反転させて書込み、読出し時には、その反転デー
タを、さらに反転させて、そのデータと他方のＲＡＭか
らデータとの排他的論理和をとること１′−より、従来
のパリティチェックのようにデータを加工することなく
、動作中におけるＲＡＭのエラーを確実に検出すること
ができる。
図はこの発明によるメモリのエラー検出装置の一実施例
を示した回路図である。 図中、１．２はＲＡＭ、３，４はインバータ。 ５は■ト他的ＯＲ回路である。
を示した回路図である。 図中、１．２はＲＡＭ、３，４はインバータ。 ５は■ト他的ＯＲ回路である。
Claims (1)
- 第１および第２の２つのランダムアクセスメモリと、デ
ータを上記第１のメモリに対しては非反転状態で入力す
るとともに、上記第２のメモリに対しては反転させて入
力するデータ入力手段と、上記第２のメモリから読出さ
れるデータを反転させるインバータと、上記第１のメモ
リから読出されるデータを一方の入力とし、上記インバ
ータから出力される反転データを他方の入力とする排他
的ＯＲ回路とを含み、上記一方の入力と他方の入力とが
一致しない場合、上記排他的ＯＲ回路からデータ異常信
号が出力されることを特徴とするメモリのエラー検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174455A JPS6152758A (ja) | 1984-08-22 | 1984-08-22 | メモリのエラ−検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174455A JPS6152758A (ja) | 1984-08-22 | 1984-08-22 | メモリのエラ−検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152758A true JPS6152758A (ja) | 1986-03-15 |
Family
ID=15978785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174455A Pending JPS6152758A (ja) | 1984-08-22 | 1984-08-22 | メモリのエラ−検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152758A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291095A (ja) * | 1989-05-01 | 1990-11-30 | Nohmi Bosai Ltd | 防災設備 |
| WO1996041261A1 (en) * | 1995-06-07 | 1996-12-19 | Abbott Laboratories | Method and system for using mirrored data to detect corrupt data |
| JP2009043389A (ja) * | 2007-08-08 | 2009-02-26 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその動作方法 |
| JP2011204319A (ja) * | 2010-03-25 | 2011-10-13 | Sharp Corp | 半導体集積回路および電子機器 |
| WO2022107183A1 (ja) * | 2020-11-17 | 2022-05-27 | 三菱電機株式会社 | メモリ診断装置、メモリ診断方法、及びプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5590000A (en) * | 1978-12-28 | 1980-07-08 | Yokogawa Hokushin Electric Corp | Error detection system for memory |
-
1984
- 1984-08-22 JP JP59174455A patent/JPS6152758A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5590000A (en) * | 1978-12-28 | 1980-07-08 | Yokogawa Hokushin Electric Corp | Error detection system for memory |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02291095A (ja) * | 1989-05-01 | 1990-11-30 | Nohmi Bosai Ltd | 防災設備 |
| WO1996041261A1 (en) * | 1995-06-07 | 1996-12-19 | Abbott Laboratories | Method and system for using mirrored data to detect corrupt data |
| US5699509A (en) * | 1995-06-07 | 1997-12-16 | Abbott Laboratories | Method and system for using inverted data to detect corrupt data |
| JP2009043389A (ja) * | 2007-08-08 | 2009-02-26 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその動作方法 |
| US8335118B2 (en) | 2007-08-08 | 2012-12-18 | Hynix Semiconductor Inc. | Method of operating a flash memory device |
| JP2011204319A (ja) * | 2010-03-25 | 2011-10-13 | Sharp Corp | 半導体集積回路および電子機器 |
| WO2022107183A1 (ja) * | 2020-11-17 | 2022-05-27 | 三菱電機株式会社 | メモリ診断装置、メモリ診断方法、及びプログラム |
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