JPS62299000A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は半導体メモリに関するものである。

従来の技術 近年半導体メモリは増々犬容量化する方向にあるが、メ
モリセルの微細化に伴ない、セル内に注入されるアルフ
ァ粒子によってメモリセル中の蓄積電荷が反転するとい
う、いわゆるソフトエラーが重要な問題となっている。

ソフトエラーを低減させる一つの手法として誤り検出訂
正（以下ＩＣＣにＥｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄｃｏ
ｒｒｅｃｔｉｏｎと呼ぶ）回路があるが、これは半導体
メモリに記憶する情報ビットに冗長ビットを付加して情
報ビットに生じた誤りを検出訂正するというものである
。

半導体メモリに１００回路を実現する手法としては、同
一ワード線に存在するメモリセルに記憶する複数のデー
タに対して符号化を行ない、誤り検出及び訂正を行なう
手法が主流となっている。

このような手法を用いたメモリの基本構成を第２図に示
す。１１は情報ピントアレイで外部から直接データを書
き込んだり読み出Ｉ−たりする情報データを記憶するブ
ロックである。１２は冗長ビットアレイで、情報ビット
を符号化して情報ピントの誤りを検出訂正するための検
査情報を記憶するブロックである。検査情報は符号化回
路１４で生成される。

第２図においてデータの流れを説明する。実線は読み出
しサイクルで、点線は書き込みサイクルである。まず書
き込みサイクルについて説明する。

書き込みデータは入出力回路１７を通してセレクタ回路
１３に送出される。セレクタ回路１３では情報ビットア
レイ１１中のメモリセルにつながる任意のビットライン
が選択されて、任意のメモリセルに情報が書き込まれる
。一方、この書き込み情報は符号化回路１４にも供給さ
れる。この符号化回路１４においては、書き込み情報と
以前に書き込んだ情報（同一ワードラインヒの他のビッ
トラインのデータ）とから符号化を行ない検査情報を生
成する。その検査情報を冗長ビットに相当するメモリセ
ル【書き込む。このメモリセルのブロックが冗長ビット
アレイ１２である。

次に読み出しサイクルについて説明する。情報ビットア
レイ１１から同一ワードライン上の複数のデータが読み
出され、符号化回路１４とセレクタ回路１３に供給され
る。符号化回路１４でその読み出しデータを符号化し誤
り検出回路１５に送出する。同時に冗長ビットアレイ１
２から読み出されたデータは誤シ検出回路１５に送出さ
れ、情報データの誤りの有無を検出する。そして誤り検
出信号ＥＤを誤り訂正回路１６に送出する。一方セレク
タ回路１３では任意の読み出したいビットラインを選択
して誤シ訂正回路１６に選択された情報舎送出する。誤
り検出信号ＥＤがイネーブルになったときに誤り訂正回
路１６では情報データを訂正して入出力回路１７にデー
タを送出して外部では誤り訂正済みの情報データを読み
出すことができる。

発明が解決しようとする問題点 このような従来のＺＣＣ回路では第２図中の冗長ピント
プレイに外部から直接データを書き込むことができない
し、また冗長ビットアレイの情報を外部に読み出すこと
ができない。この冗長ビットアレイにも情報ビットアレ
イと同じメモリセルが使用されており、製品化する際に
はメモリセル１個１個に対して検査する必要がある。ま
たメモリの開発時あるいはメモリ使用時にも誤動作が生
じた場合の解析をする際に冗長ビットアレイ中のメモリ
セルの内容をモニターすることが必要とされる。したが
って第２図の構成の１００回路では問題となる。

本発明はこの点を鑑みてなされたもので冗長ビットアレ
イ中のメモリセルに対して外部からデータを読み出し書
き込むことが可能なＺＣＣ回路付き半導体メモリを提供
することを目的とする。

問題点を解決するだめの手段 本発明は上記問題点を解決するため、外部からの制御信
号により、誤り検出訂正機能を停止して誤り検出信号を
ディセーブルにし、同時に冗長ビットアレイ中のメモリ
セルにつながるビットラインをセレクタ回路で選択する
ことが可能な半導体メモリを実現する。

作用 本発明は上記の構成により外部から制御信号を与えるこ
とによって冗長ビットアレイに対して外部から直接デー
タを書き込んだり読み出したりすることが可能になる。

実施例 本発明の実施例を図面を参照しつつ説明する。

第１図は本発明の一実施例を示すブロック図である。図
中の１は情報ビットアレイ、２は冗長ビットアレイ、３
はセレクタ回路、４は符号化回路、６は誤り検出回路、
６は誤り訂正回路、７は入出力回路で、各ブロックの機
能は、第２図とほぼ同じである。第２図と同じように実
線は読み出しサイクル時２点線は書き込みサイクル時の
データの流れを示している。一点鎖線ＥＣＣ３ＴＰは本
発明の特徴であるＥＣＣ機能停止の制御信号を示す。

まずＥＣＣ３ＴＰがディセーブル時について説明する。

この場合、符号化回路４．誤り検出回路５は通常通りの
動作をする。一方セレクタ回路３は冗長ビットアレイ２
につながるビットライン人。

Ａ′を選択しない。即ちＥＣ０５ＴＰがディセーブルの
時には第２図に示した従来の構成のＥＣＣ回路と同じ機
能を有することとなる。つまり通常のＥＣＣ動作をする
。

次にＥＣＣ３ＴＰがイネーブル時について説明する。こ
の場合、符号化回路４．誤り検出回路５は通常動作せず
、符号化回路４の出力Ｂは高インピーダンス状態になり
、検査情報は冗長ビットアレイに入力されない。また誤
り検出回路６の出力である誤り検出信号ＺＤはディセー
ブル状態となり、誤り訂正回路６は常にデータを訂正し
ない状態となり、メモリセル内の情報がそのまま入出力
回路子を通して外部に送出される。一方セレクタ回路３
は情報ビットアレイ中のメモリセルにつながるピントラ
インを選択するだけでなく、冗長ビットアレイ中につな
がるビットライン人、Ａ′も選択可能となる。したがっ
て、冗長ビットアレイに対して、外部から入出力回路７
．セレクタ回路３を通して情報ピントアレイに対するの
と同様に任意のデータを書き込んだり読み出したりする
ことが可能になる。このようにすることによって、メモ
リ内の全メモリセルを情報ピントとして使用することか
でき、ＥＣＣ機能のない通常のメモリと同じ働きをする
。このようにすれば、ＥＣ，Ｃ機能付きメモリを製品化
し、出荷検査するときにメモリ内の全メモリセルを検査
することが可能になるし、また、メモリ開発時に何らか
の誤動作が生じた場合、それが２００回路が原因である
のか、また冗長ビットアレイ中のメモリセルに原因があ
るのか、どちらかを判別することが可能になる。したが
ってＥＣＣ機能付き半導体メモリの開発期間の短縮化に
もつながる。

発明の効果 以上述べてきた様に、本発明によれば、外部からの制御
信号によりＸＣＣ機能を停止して冗長ビットアレイ中の
メモリセルに対して外部から直接データを読み書きする
ことが可能であり、検査時に全メモリセルを検査できる
という効果を有する。

またＥＣＣ機能付きメモリ開発時に冗長ビットアレイと
ＥＣＣ回路を分離して機能チェックでき不良解析が非常
に容易になり開発期間を短縮化できるという効果を有す
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるＥＣＣ回路のブロッ
ク図、第２図は従来例におけるＥＣＣ回路のブロック図
である。 １・・・・・・情報ビットアレイ、２・・・・・・冗長
ビットアレイ、３・・・・・・セレクタ回路、４・・・
・・・符号化回路、５・・・・・・誤り検出回路、６・
・・・・・誤り訂正回路、７・・・・・・入出力回路。

Claims (1)

【特許請求の範囲】
1. 情報ビットアレイ、冗長ビットアレイ、セレクタ回路、
   誤り訂正符号化回路、誤り検出回路、誤り訂正回路を具
   備して情報ビットアレイ中の誤りを検出訂正する機能を
   有し、同時に外部からの制御信号により前記誤り検出回
   路の出力であり前記誤り訂正回路の制御入力である誤り
   検出信号をディセーブルにして誤り訂正動作を停止し、
   また前記冗長ビットアレイ中のメモリセルにつながるビ
   ットラインを前記セレクタ回路で選択し、前記冗長ビッ
   トアレイに対して外部から直接データを書き込み又は読
   み出すことを特徴とする半導体メモリ。