JPH04115338A - 交替メモリ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 予備の記憶素子を具備し、記憶素子の障害時に障害素子
を上記予備の記憶素子と交替させて使用する交替メモリ
機構を有する記憶装置における交替メモリ方式に関し、 １ビツトの固定障害が発生して、予備の記憶素子にデー
タを移動するとき、２ビットエラーが発生しても、正し
く交替処理を行うことができる交替メモリ方式を提供す
ることを目的とし、交替時の予備の記憶素子へのデータ
移動中に２ビットエラーが発生した場合、該アドレスか
らの読みだしデータの内、交替位置のビットを反転させ
て予備素子へ書き込みを行う切替手段を設け、該切替手
段を用いて、上記交替時に上記予備の記憶素子へのデー
タ移動を行うように構成する。

〔産業上の利用分野〕

本発明は、予備の記憶素子を具備し、記憶素子障害時に
、該障害素子を予備の記憶素子と交替させで使用する交
替メモリ機構を有する記憶装置における交替メモリ方式
に関する。

最近の半導体技術の著しい進歩に伴い、ダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は高集積化がすすみ
、これに伴い、α線等による一過性のエラー、所謂、ソ
フトエラーが無視できないものとなってきている。

通常、大容量の記憶装置を構築する際には、上記大容量
のダイナミックランダムアクセスメモリ（ＤＲＡＭ）素
子を複数個集合させて、例えば、ＩＭ語×３２ビット、
ＩＭ語×６４ビットの大容量の記憶装置を構築するが、
このとき、特定の記憶素子に障害が発生すると、複数語
に渡って１ビツトの固定障害となってしまうことになる
。

従って、交替メモリ機構を有する記憶装置においては、
該記憶素子に固定障害の発生したことが検出されると、
該障害ビットのデータを該予備の記憶素子（交替メモリ
素子）に移動することが行われる。

このとき、ソフトエラーが発生すると、２ビットエラー
となり、誤り訂正機構（ＦＣＣ）で該誤りを訂正するこ
とができない為、該データの移動を正しく行うことがで
きなくなる。

従って、交替ビットと、それ以外のビットエラーにより
、修正不可能な２ビットエラーが発生しても、該交替処
理を正しく継続することができる交替メモリ方式が必要
とされる。

〔従来の技術と発明が解決しようとする課題〕第２図は
従来の交替メモリ方式を説明する図であり、（ａ）は従
来の記憶装置の構成例を示し、（ｂ）は切換回路の構成
例を示している。

半導体記憶素子により構成された記憶装置では、前述の
ように、ソフトエラーが無視できないものとなっている
。

該ソフトエラーは書き直すことにより正常に復するもの
で恒久的な障害ではないが、どの部位で発生するかは予
想がつかない。

このため、記憶素子の障害によるエラー、所謂ハードエ
ラーと重なって発生した場合には、２ビットエラーとな
る。このような場合を回避するため、定期的に読み出し
を行い、該ソフトエラーによる１ビットエラーが検出さ
れると、修正して書き直すパトロール機能を具備するこ
とが一般的である。

更に、信軌性を高めるためには、（ａ）図に示したよう
に、予備の記憶素子（交替メモリ）７を用意しておき、
ハードエラーに対して予備の記憶素子７への切り換えを
行う交替メモリ機構を付加することが行われている。

該交替メモリ機構は、ハードエラーを誤り訂正機構（Ｅ
ＣＣ）　３で検出した場合には、交替制御部８に、該誤
りの発生したビット位置（ＡＬＴＯＯ〜）を記憶してお
き、切換回路２ａで交替メモリ７ヘデータパスを切り換
える（（ｂ）図参照）と共に、交替メモリ７へのデータ
移動を行う。これは、該交替メモリ７の素子には、その
時点では無効なデータが入っているからである。

該データ移動は交替領域の読み出しを行い、１ビットエ
ラーが発生した場合は、誤り訂正機構（ＥＣＣ）　３で
誤りの修正を行い、正しいデータを、上記交替制御部８
に記憶されている交替ビットの位置情報（ＡＬＴＯＯ〜
）により、該ビットのデータを交替メモリ７に書き込む
ことにより行われる。

この読み出しの際、交替ビット以外のビットでソフトエ
ラー等が発生すると、２ビットエラーとなり、誤り訂正
機構（ＥＣＣ）　３で、誤りビットを検出することがで
きない為、交替メモリへのデータ移動が不可能となり、
その時点で交替動作を中止する。このため、２ビットエ
ラーのデータが残ってしまい、この後の通常動作で、こ
のアドレスの読み出しを行うと、２ビットエラーとなっ
てしまうという問題があった。

本発明は上記従来の欠点に鑑み、交替動作時のデータ移
動で２ビットエラーが発生した場合、交替ビットのデー
タを反転することにより２ビットエラーのデータを１ビ
ットエラーとし、更にＥＣＣ機構により、該１ビットエ
ラーのデータを修正して正しいデータを、メモリ回路、
及び、交替メモリに書き込むようにして、データ移動時
の２ビントエラー発生に対しても正しく交替動作を行わ
せる交替メモリ方式を提供することを目的とするもので
ある。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成した交替メモリ方式に
よって解決される。

予備の記憶素子を具備し、記憶素子の障害時に、該障害
素子を上記予備の記憶素子と交替させて、使用する交替
メモリ機構を有する記憶装置において、交替時の予備の
記憶素子へのデータ移動中に２ビットエラーが発生した
場合、該アドレスからの読み出しデータの内、交替位置
のビットを反転させて予備の記憶素子へ書き込みを行う
切替手段を設け、 咳切替手段を用いて、上記交替時に上記予備の記憶素子
へのデータ移動を行うように構成する。

〔作用〕

即ち、本発明によれば、予備の記憶素子を具備し、記憶
素子の障害時に、該障害素子を予備の記憶素子と交替さ
せて使用する交替メモリ機構を有する記憶装置において
、交替動作時のデータ移動で２ビットエラーが発生した
ことを、誤り訂正機構（ＦＣＣ）で検出したとき、交替
制御部に記憶している交替ビットのデータを反転して、
該固定障害部分を修正して、該２ビットエラーのデータ
を１ビットエラーのデータとし、更に、該誤り訂正機構
（ＥＣＣ）により、該１ビットエラーのデータを修正し
て、正しいデータとして、メモリ回路、及び、該交替メ
モリに書き込むようにしたものである。

従って、固定障害が発生したことを検出して、該固定障
害の発生した記憶素子のデータを交替メモリ素子に移動
する時に、ソフトエラーにより２ビットエラーが発生し
ても、正しく、交替動作を行わせることができる効果が
ある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、（ａ）は
記憶装置のデータ系のブロックを示し、（ｂ）は切換回
路の構成例を示し、（ｃ）は切り換え回路の論理を表す
真理値表である。本発明においては、予備の記憶素子（
交替メモリ）７を具備し、記憶素子の障害時に障害素子
を上記交替メモリ７と交替させて使用する交替メモリ機
構２．６，７．８を有する記憶装置において、交替時の
該交替メモリ７へのデータ移動中に２ビットエラーが発
生した場合、該アドレスからの読み出しデータの内、交
替位置のビットを反転させて１ビットエラーのデータと
し、誤り訂正機構（ＥＣＣ）で該１ビットエラーのデー
タを修正して、メモリ回路１．及び、交替メモリ７に書
き込みを行う切替手段２．５，６．７．８が本発明を実
施するのに必要な手段である。尚、全図を通して同じ符
号は同じ対象物を示している。

以下、第１図によって本発明の交替メモリ方式を説明す
る。

先ず、通常動作を以下に説明する。ライトデータ（−Ｄ
）は−〇−Ｒｅｇ　５にセットされ、メモリ回路１に送
られる。その後、本図にはないタイミング回路からのメ
モリタイミング信号により、該メモリ回路１に書き込み
がおこなわれる。

メモリ回路１からのり一ドデータ（ＭＲＤ）は、交替メ
モリ７からのデータとの切り換え回路２を通り、誤り訂
正機構（以下、ＥＣＣ回路という）３に送られデータエ
ラーの有無が検査され、１ビットエラー修正、２ビット
エラー検出が行われる。多ビットエラーがなければ、そ
の後、ＲＤ−Ｒｅｇ　４を経由して外部装置に送出され
る。

次に、交替動作時について説明する。交替情報（交替ア
ドレス、交替ビット）は、所謂、パトロールにより、読
み出したデータをチエツクし、固定障害が検出されたと
き、交替制御回路８に保持され、交替ビットのバス切り
換え信号９．１０を発生する。

交替処理が指示されると、交替メモリ７へ、メモリ回路
１の交替領域（交替ビット）にあるデータの移動が行わ
れる。まず、読み出しが行われるが、交替メモリ　７か
らのリードデータは切り換え信号（ＡＬＴＯＯ，〜）１
０により切り換え回路２で交替を指定された交替メモリ
７のビットと交替する。

交替後のデータはＥＣＣ回路（ＥＣＣ）　３で検査され
、１ビットエラーの場合は修正され、ＷＤ−Ｒｅｇ　５
，５ＥＬ６を経由して、メモリ回路１．及び、交替メモ
リ７に正しいデータが書き戻される。この時、メモリ回
路１で他のビットのエラーが発生すると、上記ＥＣＣ回
路（ＥＣＣ）　３にて、２ビットエラーを検出して、２
ピント工ラー検出信号１１が切り換え回路２（詳細回路
を、第１図（ｂ）に示す）に送られ、交替メモリ７のビ
ットの反転が指示される。このように制御するのは、メ
モリ回路ｌの該当アドレスのデータの内の交替位置のビ
ットの反転と、該交替メモリ７のビット情報の反転と論
理的には同じであり、交替メモリ７を備えている読み出
し回路では、交替制御部８に設定されている交替情報（
交替アドレス、交替ビット）により、交替メモリ７を読
み出すように構成されているので、上記の如く、交替メ
モリ　７のビットを反転するように構成する。

次に５、再度、同一アドレスを読み出すと、切り換え回
路２の出力データには、他のビットのエラーのみ（全体
で１ビットエラーになる）となり、上記ＥＣＣ回路（Ｅ
ＣＣ）　３で正しく修正され、メモリ回路工、及び、交
替メモリ７に正しいデータが書き戻される。該反転指示
信号は、次のアドレスの読み出し時には°オフ゛　とな
る。以上の動作を繰り返して交替動作が完了する。

第１図（ｂ）は、例えば、７２ビツトの交替データ切り
換え回路２の構成例である。本図において、２１はＡＮ
Ｄ回路（Ａ）　、　２２はＥＯＲ回路、２３はＯＲ回路
である。

交替処理が指示されると、交替ビット指示信号ＡＬＴｎ
ｎが゛オン゛　となり、メモリ回路１からのリードデー
タＭＲＤｎｎは、交替メモリ７からのリードデータＡＲ
Ｄと交替する。

このとき、２ビットエラーが、ＥＣＣ回路（ＥＣＣ）３
で検出されると２ビツト工ラー信号（２ＢＥ）が°オン
”する。これにより交替メモリ７からのデータＡＲＤは
、ＥＯＲ回路２２．　ＯＲ回路２３により反転して出力
される。

第１図（ｃ）に示した表は、上記切り換え回路２の論理
を表す真理値表である。交替が指示されていない場合は
ＡＬＴｎｎはＯ゛で通常のデータバスからＭＲＤｎｎが
ＲＤｎｎへ出力される。交替が指示されるとＡＬＴｎｎ
は“１゛　となるが、この時、２ビットエラーが発生し
なければ、　ＲＤｎｎへは交替メモリ７からのデータＡ
ＲＤが出力され、２ビットエラーが発生した場合は２ビ
ツト工ラー信号（２８Ｅ）が“１゛となりＲＤｎｎへは
−ＲＤ　（交替ビットの反転データ）が出力される。

このように、本発明は、予備の記憶素子を具備し、記憶
素子の障害時に障害素子を上記予備の記憶素子と交替さ
せて使用する交替メモリ機構を有する記憶装置において
、交替時の該交替メモリ７へのデータ移動中に２ビット
エラーが発生した場合、該アドレスからの読み出しデー
タの内、交替位置のビットを反転させて１ビットエラー
のデータとし、誤り訂正機構（ＥＣＣ）で該１ビットエ
ラーのデータを修正して、メモリ回路１．及び、交替メ
モリ７に書き込みを行い、該データの移動を正常に行わ
せるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の交替メモリ方式
は、予備の記憶素子を具備し、記憶素子の障害時に、該
障害素子を上記予備の記憶素子と交替させて使用する交
替メモリ機構を有する記憶装置において、１ビツトの固
定障害が発生して、予備の記憶素子にデータを移動する
とき、２ビットエラーが発生した場合、該アドレスから
の読み出しデータの内、交替位置のビット、具体的には
、交替メモリのビットを反転させて交替メモリへ書き込
みを行う切替手段を設け、該切替手段を用いて、上記交
替時の上記予備の記憶素子へのデータ移動を行うように
したものであるので、該データ移動中にソフトエラーに
より２ビットエラーが発生しても、正しく、交替動作を
行わせることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図 第２図は従来の交替メモリ方式を説明する図。 である。 図面において、 １はメモリ回路、　　　　２．２ａは切換回路。 ２１はＡＮＤ回路（４士）、２２はＥＯＲ回路。 ２３はＯＲ回路。 ３は誤り訂正機構（ＦＣＣ）　、又は、ＥＣＣ回路（Ｅ
ＣＣ）　。 ７は交替メモリ、又は、予備の記憶素子。 ８は交替制御部。 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 予備の記憶素子（７）を具備し、記憶素子の障害時に、
   該障害素子を上記予備の記憶素子（７）と交替させて使
   用する交替メモリ機構（２、６、７、８）を有する記憶
   装置において、 交替時の予備の記憶素子（７）へのデータ移動中に２ビ
   ットエラーが発生した場合、該アドレスからの読み出し
   データの内、交替位置のビットを反転させて、上記予備
   の記憶素子（７）へ書き込みを行う切替手段（２、１１
   ）を設け、 該切替手段（２、１１）を用いて、上記交替時の上記予
   備の記憶素子（７）へのデータ移動を行うことを特徴と
   する交替メモリ方式。