JPS6053341B2 - デ−タ処理システム - Google Patents

デ−タ処理システム

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JPS6053341B2
JPS6053341B2 JP55051560A JP5156080A JPS6053341B2 JP S6053341 B2 JPS6053341 B2 JP S6053341B2 JP 55051560 A JP55051560 A JP 55051560A JP 5156080 A JP5156080 A JP 5156080A JP S6053341 B2 JPS6053341 B2 JP S6053341B2
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memory bank
memory
data
single bit
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ABERCOM AFRICA Ltd
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Description

【発明の詳細な説明】 発明の背景 本発明は、一般にメモリの誤り制御技術に関し、さらに
特定すればメモリ誤りの記録法を改善″する技術に関す
る。
ＬＳＩ回路技術によつて作られた半導体メモリユニット
は、デジタル情報を記憶する所定の用途には経済的に有
効である。
ほとんどのメモリユニットは、複数の同一なメモリ装置
またはビットプレ−ンから成り、これらそれぞれのビッ
トプレーンは、１ビットあたりのコストを低下すべくで
きるだけ多くのセルまたはビットを含み、かつそれぞれ
のメモリ装置の接続点数を最小にすべくアドレスおよび
読出し書込み回路もいつしよに含むように構成されてい
る。その結果多くの構成の際、Ｍを２のべき乗の数、例
えば２５６、１０２４または４０９６とした場合、それ
ぞれ１ビットから成るＭワードの構成とした最適なメモ
リ装置またはビットプレーンが得られる。現在の所定の
技術によれば、１０１４またはそれ以上のビットから成
る装置が作られてくる。メモリ装置は１ビット構成にな
つているので、所定のワード内の単一メモリセルまたは
ビットの誤りを訂正する際、すなわちメモリユニットの
ワード容量に等しい寸法のワード内の単一ビット誤りを
訂正する際、Ｒ．Ｗ．ハミングの文献１エラー・デテク
テイング●アンド・コレクテイング●コード、ベル●シ
ステム●ジャーナルＶＯｌ．ＸＸＩＸｌｌ９５Ｏ年４月
、１４７〜１６０頁に記載されたような単一ビット誤り
訂正が完全に有効であり、それによりメモリユニットか
ら読出したデータに損失が生じることはない。従つてメ
モリユニットの実効的な平均故障間隔（ＭＴＢＦ）が増
大する。これらの誤りは、短期間生起のものと長期間生
起のものに分類でき、これらはそれぞれ１ソフトＪ（間
欠的）およびし）−ドＪ（恒久的）と称する。
ソフトエラーは、例えば突然の電源変動、またはシステ
ム近くの瞬時的な電気的または磁気的雑音によつて生じ
ることがある。残留α粒子放射能がソフトエラーを生じ
ることは現在周知である。ハードエラーは、例えばトラ
ンジスタまたはダイオードのような部品の破壊によつて
生じる。通常ハードエラーは、部品の故障の徴候である
が、一方ソフトエラーは、その性質上不確実かつ再現不
可能な原因によつて生じることがある。そのため保守要
員は、ハードエラーには修理作業で応じなければならな
いが、ソフトエラーにはほとんど対応しようがない。メ
モリ装置は複雑であり、かつ半導体メモリ蓄績ユニット
内には多くのものが使われているので、通常１つの蓄積
ユニット内の上位の部品の故障が表面化する。
従つてハミングの記載した線に沿つて所定の形の単一ビ
ット誤り訂正を適用することが一般的な慣習である。単
一ビット誤りの訂正はメモリセル故障に余裕がある間は
許容されるが、さらに多くのものが故障すると、同じワ
ード内に２つの誤り、すなわち２重ビット誤りが生じる
統計的機会が増加する。同一ワード内の２つの故障した
メモリセルは訂正できないので、そうならないうちに故
障したメモリ装置全体を取換え、メモリユニットを使用
しておらず、ルーチンとして予防保守に割当てられた時
間中に取換えることが望ましい。故障した直後に、故障
したメモリ装置をそれぞれ交換することはできるが、通
常その必要はない。
複数のメモリ装置が故障するまで交換を待つた方が経済
的であり、それにより修理費用と所定のワード内に２重
故障が生じる確率との間の良好なバランスが成立つ。こ
のことを行う１つの技術は、通常の論理制御およびプロ
グラム制御によりその他多数のタスクの１つとしてこの
作業を行うためにメモリユニットを接続した中央処理装
置を利用することにある。しかし処理装置の時間をこの
ように使用すると、メモリユニットの誤りを記録するた
めに時間を割当てなければならないので、予定した目的
については処理装置の速度は実効的に遅くなる。この効
果は、メモリユニットのしばしば使用する部分における
メモリ装置の全故障のためすべての記憶サイクル毎に単
一誤りを報告しなければならない、という点に着目すれ
ばわかり易い。誤りを記録するために処理装置は数回の
メモリサイクルを必要とすることがあるので、・その結
果大きな作業上の損失が生じる。この損失を軽減するた
め適用された１つの方法は、誤りの一部分だけをサンプ
ルすることにあるが、それにより記録の完全性は失われ
る。現在の技術では、米国特許第３９９９０５１号明細
書・に記載された１エラー・ロギングョと称する技術が
使われている。
この技術の問題点は、ソフトエラーとハードエラーの間
の区別が不可能な点にあり、それによりソフトエラーも
オペレータに報告され、瞬時的な動作状態にすぎないソ
フトエラーノのため一部保守時間を予定しておかなけれ
ばならない。米国特許出願第８５６７０６号明細書によ
れば、誤り記録装置内で連続する単一ビット誤りを計数
し、かつ計数値が所定の閾値を越えると割込みを介して
中央処理装置に報告する、誤り記録方式が示されている
。
この技術には、単一ビット誤り計数値および誤りとみな
すビット位置を識別する単一ビット誤リシンドローム用
のメモリを含む誤り記録装置が必要である。さらにこの
技術によれば、記憶された単一ビット誤りシンドローム
と現在の単一ビット誤りシンドロームを比較するため付
加的なハードウェアが必要である。本発明は、付加的な
複雑な誤り記録用ハードウェアを必要とすることなく、
前記の技術と同様な効果を得る（すなわちソフトエラー
とハードエラーを区別する）ようにするものである。
しかし本発明は、データベースの品質低下を防ぐためそ
れぞれアドレス指定可能な場所から周期的に読出し、単
一ビット誤りを訂正しかつ再び書込みを行う再生を適用
したメモリ蓄積ユニットを前提としている。
発明の要約 メモリ蓄積ユニット内のそれぞれのアドレス指定可能な
位置にスペアビット位置が付属している。
スペアビット位置には、再生の間だけ書込みが可能であ
る。すなわちスペアビット位置は、通常の書込みアクセ
スの際には変形できない。再生の際にいずれかのアドレ
ス指定可能な場所から読出し、単一ビット誤りを含むと
みなされると、このアドレス指定可能な場所に対応する
スペアビット位置に２進の１が書込まれる。再生の際に
いずれかのアドレス指定可能場所から読出し、単一ビッ
ト誤りを含むとみなされないと、このアドレス指定可能
な場所に対応するスペアビット位置に２進のＯが書込ま
れる。アドレス指定可能な場所の通常の読出しアクセス
（すなわちリクエストによつて行われるものであつて、
再生によるものではない）の場合、スペアビット位置も
読出される。
スペアビット位置の２進数は、この通常読出しアクセス
の際に単一ビット誤りが見出されたことを表わす信号と
，ＡＮＤ操作される。スペアビット位置が２進１を含み
なおかつこの通常読出しアクセスの際に単一ビット誤り
が見出されると、誤り記録回路に対してハーードエラー
を宣言する。スペアビット位置が２進０を含んでいる場
合には、この通常読出しアクセスの際に単一ビット誤り
が見出されても、ソフトエラーとみなし、誤り記録回路
には知らせない。有利な実施例の説明本発明の実施例を
以下図面によつて説明する。
本発明の有利な実施例は、スペリーユニバック社の商標
名タイプ７０５０−００メモリ蓄積ユニットに関連して
説明するが、スペリーユニバツク社のタイプ７０３７お
よびタイプ７０４７メモリ蓄積ユニットへの適用も考え
られる。これらそれぞれのメモリユニットは、アドレス
指定可能な場所毎に１つのスペアビット位置を有し、こ
のことは、本発明を実施するパッケージングのため特に
有利である。しかし本発明は、ここで説明するように必
要に応じてスペアビット位置を加えれば、その他のタイ
プのメモリにも容易に適用できる。スペリーユニバツク
社のタイプ７０５０−００メモリ蓄積ユニットは、従来
技術の揮発性メインフレームメモリをなすＮＭＯＳファ
ミリーの大規模集蓄回路（ＬＳＩ）半導体メモリ素子を
使用している。
このメモリ蓄積ユニットは、前記ハミングの技術を適用
した単一ビット誤り訂正機能を有する。タイプ７０５０
−００メモリ蓄積ユニットは、２４μＳｅｃ周期で６０
０ｒ１ｓｅｃ期間のリフレッシュサイクルを行う。タイ
プ７０５０−００メモリ蓄積ユニットは、タイプ７０３
７およびタイプ７０４７メモリ蓄積ユニットと同様に再
生サイクルを行う。再生サイクルとは、読出し／データ
訂正（単一ビット誤り訂正回路を用いる）／再書込みの
動作である。この動作は、Ｎ回のリフレッシュサイクル
の後に行われる（その場合Ｎは、タイプ７０５０−００
メモリ蓄積ユニットでは２５６である）。もちろん再生
の目的は、ソフトエラーによる実効データが累積により
訂正不能にならないうちに、すなわち２つまたはそれ以
上のソフトエラーが同一のアドレス指定可能な場所に生
じて単一ビット誤り訂正回路では訂正できなくなる前に
、周期的にデータの訂正を行うことにある。第１ａ図は
、通常の構造のメモリ蓄積ユニット１００（例えばタイ
プ７０５０−００）を示している。
メモリ蓄積ユニット１００は、４つのアクセスボートを
有し、これらボートを介して制御信号とデータ信号が転
送され、それぞれのアクセスボートに接続された１つの
リクエスタが、メモリ蓄積ユニット１００の特定のアド
レス指定可能な場所から読出しかつこの場所に書込みを
行うことができる。４つのアクセスボートのうち２つは
、線２０４および２０７を介してアレイ処理装置制御ユ
ニツ！ψＣＵφおよびＡＰＣＵｌにそれぞれ接続されて
いる。
残りの２つのアクセスボートは、それぞれ線２０５およ
び２０６を介してメモリインターフェースユニットＳＩ
ＵφおよびＳＩＵｌに接続されている。Ｍ℃Ｕφ２００
は、メモリ蓄積ユニット１００とアレイ処理装置３００
の間でインターフェースを行う装置である。ＡＣＰＵφ
２００は、バッファまたはキャッシュメモリと制御およ
びフォーマット論理回路を有し、メモリ蓄積ユニット１
００とアレイ処理装置３００の間のインターフェースを
最適化する。ＡＣＰＵｌ２Ｏ３は、アレイ処理装置３０
３について同じ機能を果たす。同様にＳＩＵφ２０１と
ＳＩＵｌ２Ｏ２は、メモリ蓄積ユニット１００と中央処
理装置３０１および３０２との問のインターフェースを
それぞれ最適化する。ＳＩＵφ２０１とＳＩＵｌ２Ｏ２
も、フォーマット論理回路とキャッシュメモリを有する
。有利な実施例においてＳＩＵφ２０１とＳＩＵｌ２Ｏ
２は、スペリーユニバツク社のタイプ７０３９メモリイ
ンターフェースユニットである。同様にＭ℃Ｕφ２００
とＡＰＣＵｌ２Ｏ３は、標準的なスペリーユニバツク社
の装置である。メモリインターフェースユニットとアレ
イ処理装置制御ユニットは、内部構造がいくらか相違し
たものである。しかし本発明の目的についてはこれらユ
ニットは、同じ機能を有する均等なユニットと考えられ
る。第１ｂ図は、メモリ蓄積ユニット１００の構造を示
している。
メモリ蓄積ユニット１００の最小．構成には、２１９の
メモリワードまたはアドレス指定可能な場所である基本
メモリバンクφ１０と基本メモリバンク１１１が含まれ
ている。オプションバンク１２〜１７は、必要に応じて
加えてもよく、その際それぞれのオプションバンクは、
付．加的な２１８のアドレス指定可能な場所である。そ
れ故にメモリ蓄積ユニット１００の最大構成は７１のア
ドレス指定可能な場所を含む。第１ｄ図に示すようにそ
れぞれのアドレス指定可能な場所は、３６のデークビツ
ト位置、および７つの誤りコードビット位置および１つ
のスペアビット位置から成る。４つのインターフェース
は、第１ｂ図にＡφ２１、Ｓφ２２、Ｓｌ２３およびＡ
ｌ２４として示してある。
第１ｃ図は、基本メモリバンクφの機能構造を示してい
る。
２つのメモリアレイ、すなわち上位メモリアレイ１０４
ｂと下位メモリアレイ１０４ａから成ることに注意する
。
それぞれのメモリアレイは、２２ビット位置から成る２
１８のアドレス指定可能な場所を有する。上位メモリア
レイ１０４ｂと下位メモリアレイ１０４ａは、内部的に
は同一である。しかしそれぞれのアドレス指定可能な場
所としては４３のビット位置（すなわちハミング・によ
つて示されたように３６のデータビット位置と７の誤り
コードビット位置）しか必要でない。それ故に下位メモ
リアレイ１０４ａの２１のビット位置だけが上位メモリ
アレイ１０４ｂの２２のビット位置と結合され、必要な
４３ビットワードを形成する。基本メモリバンク１１１
とオプションバンク１２〜１７も同様に構成されている
。第１ｄ図は、いずれかのオプションまたは基本メモリ
バンクのいずれかのアドレス指定可能な場所を引用する
ことにより得られた４３ビットワードの構造を示してい
る。
ビット位置２１がスペアビット位置であり、かつ従来技
術のメモリ蓄積ユニットでは使われなかつたことに注意
する。第２図は、従来技術のシステムにおいて、メモリ
蓄積ユニット１００の基本メモリバンクφ１０の下位メ
モリアレイ１０４ａがどのようにＳＩＵφ２０１にイン
ターフェースするかを示している。
インターフェースは、わかり易くするためこのように示
されているが、線２０５は、実際には上位メモリアレイ
１０４ｂの２２ビット位置および下位メモリアレイ１０
４ａの２１ビット位置を転送することに注意する。前記
のように第１ｄ図は、線２０５を介して転送されるデー
タのフォーマットを示している。説明をわかり易くする
ために第２図からは、メモリ蓄積ユニット１００の基本
メモリバンク１１とオプションメモリバンク１２〜１７
も省略されているが、これらメモリバンクも同様にＳ旧
φ２０１にインターフェースする。メモリ蓄積ユニット
１００と、ＡＰＣＵφ２００，ＳＩＵ１２０２および．
ＭＣＵｌ２Ｏ３との間のインターフェースも同様に行わ
れる。下位メモリアレイ１０４ａは、線１５１ｂを介す
る２１ビットの書込みインターフェース部、線１５６を
介する２１ビットの読出しインターフェース部および線
１５４を介する１８ビットのアドレスインターフエース
部を有する。
通常の書込みアクセスの際に１８ビットのアドレスは、
メモリアドレスレジスタＭＡＲｌＯ６から線１５４を介
して供給され、下位メモリアレイ１０４ａ（７）２１８
のアドレス指定可能な場所のうち所望のものを選択する
。線１５１ｂの２１のビットは、下位メモリアレイ１０
４ａに供給され、ＭＡＲｌＯ６によつてアドレス指定さ
れた１つのアドレス指定可能な場所にロードされる。通
常の読出しアクセスの際に、下位メモリアレイ１０４ａ
は同様にアドレス指定される。
下位メモリアレイ１０４ａのアドレス指定された場所の
２１のビット位置（すなわち下位メモリアレイ１０４ａ
（７）２２ビット位置のうち使われた２１のビット位置
）は、線１５６を介してデータレジスタ１０３へ転送さ
れる。２１ビットのデータレジスタ１０３の内容は、出
力セレクタ１０８に転送され、この出力セレクタは、図
示していない回路を使用して、メモリ蓄積ユニット１０
０の８つのメモリバンク（すなわち２つの基本バンクと
６つのオプションバンク）のうちアドレス指定されたも
ののデータを選択する。
２１ビットのセレクタ１０８の出力は、線１５０を介し
てインターフェースドライブ１０１に転送される。
ドライバ１０１は、線２０５を介してＳＩＩφ２０１に
２１ビット位置を転送する。インターフェースレシーバ
２２０は、線２０５を介して受信した２１ビット位置を
、図示していない回路を介して図示していないキャッシ
ュメモリに転送する。レシーバ２２０が線２２２を介し
て誤り訂正回路ＥＣＣ２２ｌにもこの２１ビット位置を
転送するということが、本発明にとつて重要なのである
。ＥＣＣ２２ｌは、線２２２を介して受信した２１ビッ
ト位置と線２２３を介して上位メモリアレイ１０４から
受信した２２ビット位置とで表わされる４３ビットワー
ド全体に関して、単一ビット誤りの訂正を行い、かつ２
重ビット誤りの検出を行うことができる。ＥＣＣ２２ｌ
は、前記のように第１ｄ図に示した４４ビット位置のう
ち４３ビットを受信する（すなわちスペアビット位置２
１は除く）。第２図によればＥＣＣ２２ｌは、線２５０
を介して誤り記録回路に、通常読出し動作の際に検出し
たすべての単一ビット誤りを通知する。再生サイクルは
、すべてメモリ蓄積ユニット１００内で行われる。タイ
ミングおよび制御回路１０７は、下位メモリアレイ１０
４ａの２１８のアトス指定可能な場所それぞれに対応す
る２１８のアドレスすべてをＭＡＲｌＯ６に順に供給す
る。タイミングおよび制御回路１０７から供給される２
１８のアドレスをそれぞれに対して、読出し／データ訂
正／再書込みの完結動作が行われる。前記のように再生
動作は、Ｎ回のリフレッシュサイクル（タイプ７０５０
ではＮ＝２５６）の後に行われ、かつ下位メモリアレイ
１０４ａ（７）２１８のアドレス指定可能な場所それぞ
れにおいて行われる読出し／データ訂正／再書込みの完
結動作から成る。再生サイクルの間にタイミングおよび
制御回路１０７からＭＡＲｌＯ６に供給されるそれぞれ
のアドレスについて、下位メモリアレイ１０４ａの対応
するアドレス指定可能な場所の内容（すなわちビット位
置０〜２０）が読出され、かつ線１５６を介してデータ
レジスタ１０３に転送される。データレジスタ１０３は
、線１５１および１５１ｃを介して誤り訂正回路ＥＣＣ
ｌＯ５に２１のビット位置を転送する。ＥＣＣｌＯ５は
、ＥＣＣ２２ｌと同様に動作し、線１５３を介してデー
タレジスタ１０３の内容の単一ビット誤り訂正を行う。
それから訂正されたデータレジスタ１０３の内容は、線
１５１と１５１ｂを介して下位メモリアレイ１０４に供
給され、２１８のアドレス指定可能な場所のうちＭＡＲ
ｌＯ６のアドレスによつて特定されたもののところに再
び書込まれる。再生サイクルは引続き行われ、タイミン
グおよび制御回路１０７はＭＡＲｌＯ６に次の順序のア
ドレスを供給し、それにより下位メモリアレイ１０４ａ
の２１８のアドレス指定可能な場所すべてにおいて、読
出し／データ訂正／再書込みの動作を行うことができる
。第３図は、本発明による方式を示している。
ＭＡＲｌＯ６、タイミングおよび制御回路１０７、ＥＣ
ＣｌＯ５およびＥＣＣ２２ｌは、従来技術におけるもの
と全く同じである。下位メモリアレイ１０４ａも、スペ
アビット位置（すなわちビット位置２１）が線１７１を
介した書込み入力端子と・線１５６ａを介した読出し出
力端子とを有する点を除けば、従来技術のものと全く同
じである。データレジスタ１０３ａ１セレクタ１０８ａ
１ドライバ１０１ａ１およびレシーバ２２０ａは、それ
ぞれ２１から２２へビット位置を拡張したことを除けば
、従来技術の部品と同じである。線２２２，２２３，１
５１ｂ，１５１ｃ，１５３，１５７，１５５および１５
４は、従来技術におけるものと同じである。線２０５ａ
，１５０ａ，１６１，１６１ａおよび１５６ａは、２１
から２２へビット位置を拡張したことを除けば、従来技
術の対応部品と同じである。ＡＮＤゲート１７０と２７
０および線２５２，２５１，１５２，１５７ａおよび１
７１が、新しい部品として加えたものである。本発明に
よれば、それぞれの読出し／データ訂正／再書込みの動
作のうち再書込みの部分でスペアビット位置（すなわち
ビット位置２１）に書込みを行う点を除いて、再生サイ
クルは前記のように行われる。
ビット位置２１には、線１７１が高レベルであると、再
書込みの際に２進１が書込まれる。線１７１が低レベル
であれば、再書込みの際ビット位置２１には２進０が書
込まれる。線１７１のレベル状態は、ＡＮＤゲート１７
０によつて決められる。ＡＮＤゲート１７０は、両方の
線１５７ａと１５２が高レベル状態にある場合に、強制
的に線１７１を高レベルにする。再生サイクルの読出し
／データ訂正／再書込みの動作のうちデータ訂正の部分
にＥＣＣｌＯ５が単一ビット誤りを見出した場合、線１
５２は高レベルになる。線１５７ａは、再書込み部分の
間だけタイミングおよび制御回路１０７によつて強制的
に高レベルにされる。低位メモリアレイ１０４ａの通常
読出しアクセスの際、ＭＡＲｌＯ６からアドレス指定さ
れたアドレス指定可能な場所の２２のビット位置は、す
べてデータレジスタ１０３ａ１セレクタ１０８ａおよび
ドライバ１０１ａおよび線１５６ａ，１６１，１６１ａ
，１５０ａおよび２０５ａを介してレシーバ２２０ａに
転送され、その際これらすべての部品は、スペアビット
位置（すなわち位置２１）を転送するように変形されて
いる。
レシーバ２２０ａは、前記のものと同様にビット位置０
〜２０を処理する。ビット位置２１は、線２５２を介し
てＡＮＤゲート２７０に転送されるだけである。ＥＣＣ
２２ｌが、レシーバ２２０から線２２２を介して受信し
たデータに単一ビット誤りを見つけたことを表わし（線
２５０を高レベルにすることにより）、なおかつ線２５
２が高レベルになつて、直前の再生サイクルの際にこの
アドレス制御可能な場所に単一ビット誤りを見出した時
にビット位置２１を２進１にセットしていたことを表わ
している場合、この場合に限つてＡＮＤゲート２７０は
、線２５１を高レベル状態にして、このことを誤り記録
回路に知らせる。本発明を、スペアビット位置を有する
特定の構造のメモリ蓄積ユニット（すなわちタイプ７０
５０）における実施例として説明したが、異なつた構造
のメモリ蓄積ユニットに本発明を適用できることは、当
業者にとつて明らかである。
【図面の簡単な説明】
第１ａ図は、２つのアレイ処理装置および２つの中央処
理装置とのインターフェース部を含むメモリ蓄積ユニッ
トの全体構造を示す図、第１ｂ図は、メモリ蓄積ユニッ
トのオプション構造を示す図、第１ｃ図は、基本メモリ
バンクの構造を示す図、第１ｄ図は、１つの基本メモリ
バンクの読出し出力のフォーマットを示す図、第２図は
、従来技術のメモリ蓄積ユニットとアレイ処理装置制御
ユニット回路の関連素子を示す図、第３図は、第２図と
同じであるが、本発明を実施するため変形した回路を示
す図である。 １０，１１・・・基本メモリバンク、１２，１３，１４
，１５，１６，１７・・・オプションバンク、１００・
・・メモリ蓄積ユニット、１０１・・・インターフェー
スドライバ、１０３・・・データレジスタ、１０４・・
・メモリアレイ、１０５，２２１・・・誤り訂正回路、
１０６・・・メモリアドレスレジスタ、１０７・・・タ
イミングおよび制御回路、１０８・・・出力セレクタ、
２００，２０３・・・アレイ処理装置制御ユニット、２
０１，２０２・・・メモリインターフェースユニット、
３００，３０３・・・アレイ処理装置、３０１，３０２
・・・中央処理装置。

Claims (1)

  1. 【特許請求の範囲】 １ メモリ蓄積ユニットが設けられており、このメモリ
    蓄積ユニットは、アドレス指定してデータ読出し可能な
    複数の場所を有するメモリバンクと、メモリバンクに接
    続されかつメモリバンクから読出したデータの誤りを検
    出しかつメモリバンクに再び書込むデータを訂正する第
    １の誤り検出訂正手段と、メモリバンクおよび第１の誤
    り検出訂正手段に接続されかつメモリバンクからデータ
    を読出しかつ第１の誤り検出訂正手段によりデータを訂
    正できるようにしかつ訂正したデータを再びメモリバン
    クに書込む再生手段とを有し、第２の誤り検出訂正手段
    が設けられており、この第２の誤り検出訂正手段は、メ
    モリ蓄積ユニットに接続されており、メモリ蓄積ユニッ
    トから読出したデータの誤りを検出して訂正し、誤り記
    録メモリが設けられており、この誤り記録メモリは、第
    ２の誤り検出訂正手段に接続されており、第２の誤り検
    出訂正手段によつて検出され訂正された誤りの履歴を維
    持している、データ処理システムにおいて、 複数の蓄積素子が設けられており、これら複数の蓄積素
    子の異なつたものが、メモリバンク内に含された複数の
    アドレス指定可能な場所のそれぞれのものに対応してお
    り、その際これら複数の蓄積素子の異なつたものが、メ
    モリバンクの複数のアドレス指定可能な場所の対応する
    ものを読出す時いつでも読出され、セット手段が設けら
    れており、これらセット手段は、再生手段、第１の誤り
    検出訂正手段および複数の蓄積素子に接続されており、
    再生手段がメモリバンクの複数のアドレス指定可能な場
    所の対応するものを読出しなおかつ第１の誤り検出訂正
    手段がメモリバンクの複数のアドレス指定可能な場所の
    対応するものから読出したデータ内に誤りを検出した場
    合いつでも、メモリバンクの複数のアドレス指定可能な
    場所の１つに対応する複数の蓄積素子の異なつたものを
    、第１の所定の値にセットし、禁止手段が設けられてお
    り、これら禁止手段は、誤り記録メモリ、複数の蓄積素
    子および第２の誤り検出訂正手段に接続されており、複
    数のアドレス指定可能な場所の１つに対応する複数の蓄
    積素子の異なつたものが第１の所定の値にセットされて
    いない場合、誤り記録メモリに対し、第２の誤り検出訂
    正手段によつて検出された誤りの記録を禁止することを
    特徴とするデータ処理システム。 ２ メモリバンクが半導体メモリバンクから成る、特許
    請求の範囲第１項記載のシステム。 ３ 第２の誤り検出訂正手段が、単一ビット誤り訂正・
    ２重ビット誤り検出回路から成る、特許請求の範囲第１
    項記載のシステム。 ４ 誤り記録メモリが単一ビット誤りの履歴を維持して
    いる、特許請求の範囲第１項記載のシステム。 ５ 再生手段、第１の誤り検出訂正手段および複数の蓄
    積素子にクリア手段が接続されており、これらクリア手
    段は、再生手段がメモリバンクの複数のアドレス指定可
    能な場所の対応するものを読出しなおかつ第１の誤り検
    出訂正手段がメモリバンクの複数のアドレス指定可能な
    場所の対応するものから読出したデータ内に誤りを検出
    しなかつた場合いつまでも、複数のアドレス指定可能な
    場所の１つに対応する複数の蓄積素子の異なつたものを
    クリアし、第２の所定の値にする、特許請求の範囲第１
    項記載のシステム。 ６ 半導体メモリ蓄積ユニットにメモリバンクが設けら
    れており、このメモリバンクは、アドレス指定してアク
    セス可能な複数の場所を有し、その際メモリバンクの複
    数のアドレス指定可能な場所からデータが読出し可能か
    つここにデータが書込み可能であり、第１の単一ビット
    誤り訂正回路が設けられており、この単一ビット誤り訂
    正回路は、メモリバンクに接続されており、メモリバン
    クから読出したデータを再びメモリバンクに書込む前に
    、このデータ内の単一ビット誤りを検出して訂正し、再
    生手段が設けられており、この再生手段は、メモリバン
    クおよび第１の単一ビット誤り訂正回路に接続されてお
    り、メモリバンクからの読出しおよび書込みを行い、そ
    の際メモリバンクの複数のアドレス指定可能な場所の１
    つから読出したデータに単一ビット誤りがあると、この
    誤りは、再びメモリバンクに書込む前に、第１の単一ビ
    ット誤り訂正回路によつて検出され訂正され、第２の単
    一ビット誤り訂正回路が設けられており、この単一ビッ
    ト誤り訂正回路はメモリバンクに接続されており、また
    誤り記録メモリが設けられており、この誤り記録メモリ
    は、第２の単一ビット誤り訂正回路に接続されており、
    第２の単一ビット誤り訂正回路がメモリバンクの複数の
    アドレス指定可能な場所の１つから読出したデータに単
    一ビット誤りを検出したことを記録する、データ処理シ
    ステムにおいて、 メモリバンクの複数のアドレス指定可能な場所それぞれ
    に対応する異なつたスペアビット蓄積素子が設けられて
    おり、セット手段が設けられており、これらセット手段
    は、異なつたスペアビット蓄積素子、再生手段および第
    １の単一ビット誤り訂正回路に接続されており、再生手
    段がメモリバンクの複数のアドレス指定可能な場所のう
    ち異なつたスペアビット蓄積素子に対応するものからデ
    ータを読出しなおかつ第１の単一ビット誤り訂正回路が
    再生手段によつてメモリバンクの複数のアドレス指定可
    能な場所の１つから読出したデータに単一ビット誤りを
    検出した場合いつでも、異なつたスペアビット蓄積素子
    をセットし、また禁止手段が設けられており、これら禁
    止手段は、異なつたスペアビット蓄積手段、第２の単一
    ビット誤り訂正回路および誤り記録メモリに接続されて
    おり、複数のアドレス指定可能な場所の１つに対応する
    異なつたスペアビット蓄積素子がセットされていない場
    合、誤り記録メモリに対し、メモリバンクの複数のアド
    レス指定可能な場所の１つから読出したデータ中で第２
    の単一ビット誤り訂正回路によつて検出された単一ビッ
    ト誤りの記録を禁止する、ことを特徴とするデータ処理
    システム。 ７ 再生手段、第１の単一ビット誤り訂正回路および異
    なつたスペアビット蓄積素子にクリア手段が接続されて
    おり、これらクリア手段は、再生手段によつて複数のア
    ドレス指定可能な場所の１つからデータを読出しなおか
    つ第１の単一ビット誤り訂正回路が単一ビット誤りを検
    出しなかつた場合、メモリバンクの複数のアドレス指定
    可能な場所の１つに対応する異なつたスペアビット蓄積
    素子をクリアする、特許請求の範囲第６項記載のシステ
    ム。
JP55051560A 1979-04-19 1980-04-18 デ−タ処理システム Expired JPS6053341B2 (ja)

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US31574 1998-02-27

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