JP4734003B2 - ソフトエラー訂正方法、メモリ制御装置及びメモリシステム - Google Patents
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Description
Data)にエラー(Error)がなければ(Correct Data)、MPU5−1に入力される。
Correct)が可能であると、エラーが検出されたアドレス(Error
Address)に対するエラー訂正のためのリードコマンド(Scrub
cmd)をメモリコントローラ2−1に入力することで、メモリ1−1からエラーデータ(Error Data)をリードする。ここで、リードデータのエラーはシステムコントローラ3内のエラー訂正部538においてECCにより訂正可能であるため、リードデータをレジスタ539及びセレクタ537を介してエラー訂正部538に入力して訂正してからエラー訂正のためのライトコマンドと共に訂正データをメモリコントローラ3に入力する。メモリコントローラ3は、訂正データをレジスタ526に一旦保持して規定のタイミングで上記エラーが検出されたアドレスにリライトする。これにより、メモリ1−1内の訂正可能なソフトエラーが訂正される。
と共に説明する
"0")の予め設定されているダミーリード用のアドレスとを発生してこれらをセレクタ231,232を介してメモリコントローラ22−1に入力する。これにより、エラーが検出されたアドレスをレジスタ223に保持しているメモリコントローラ22−1は、セレクタ230によりレジスタ223に保持されたアドレスと、レジスタ221に一旦保持されたエラー訂正コマンドをメモリ21−1に入力することで、メモリ21−1からデータをリードする。ここで、リードデータのエラーはECCにより訂正可能であるため、メモリコントローラ22−1はエラー訂正コマンドに基づいてリードデータをエラー訂正部229により訂正してから上記エラーが検出されたアドレスにリライトする。具体的には、メモリコントローラ22−1は、エラー訂正部229により訂正されたリードデータをセレクタ228を介してレジスタ226に保持してからメモリ21−1に入力して、訂正されたリードデータを上記エラーが検出されたアドレスにリライトする。これにより、メモリ21−1内の訂正可能なソフトエラーが訂正される。
(付記1) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステムにおけるソフトエラー訂正方法であって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該エラーが検出されたエラーアドレスを対応するメモリコントローラ内に保持すると共に、該対応するメモリコントローラから該システムコントローラに対してエラー通知を行い、
該エラー通知に応答して、該システムコントローラからMPUの介在なしに該エラーアドレスを保持するメモリコントローラを制御し、対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトすることを特徴とする、ソフトエラー訂正方法。
(付記2) 該エラーが検出された該エラーアドレスを該対応するメモリコントローラ内に保持する代わりに、該エラーアドレスを一旦該システムコントローラに送信して、該システムコントローラからエラー訂正コマンドと該エラーアドレスを一斉に各メモリコントローラに入力することを特徴とする、付記1記載のソフトエラー訂正方法。
(付記3) 該エラー通知に応答して、該システムコントローラから該エラーアドレスを保持していないメモリコントローラを制御し、対応するメモリの予め設定されているアドレスからデータをリードして、その後のライトバックにかかる時間だけ待ち合わせを行うことを特徴とする、付記1又は2記載のソフトエラー訂正方法。
(付記4) 該エラー通知に応答して、該システムコントローラから該エラーアドレスを保持していないメモリコントローラを制御し、対応するメモリの予め設定されているダミーリード用のアドレスからデータをリードしてそのままライトバックすることを特徴とする、付記1記載のソフトエラー訂正方法。
(付記5) 該エラー通知に応答して、該システムコントローラからエラー訂正コマンドとダミーリード用のアドレスを各メモリコントローラに入力することを特徴とする、付記1又は4記載のソフトエラー訂正方法。
(付記6) 該エラー通知を、該メモリコントローラから該システムコントローラへのステータスを送信するためのバスを用いて行うことを特徴とする、付記1、4、5のいずれか1項記載のソフトエラー訂正方法。
(付記7) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステムにおけるソフトエラー訂正方法であって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該エラーの発生と該エラーが検出されたエラーアドレスを対応するメモリコントローラ内に保持し、
該エラーの発生に応答して、定期的に或いはアイドル状態が一定時間続くと、MPUの介在なしに該エラーアドレスを保持するメモリコントローラにより対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトすることを特徴とする、ソフトエラー訂正方法。
(付記8) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステムにおけるメモリ制御装置であって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該エラーが検出されたエラーアドレスを対応するメモリコントローラ内に保持すると共に、該対応するメモリコントローラから該システムコントローラに対してエラー通知を行う手段と、
該エラー通知に応答して、該システムコントローラからMPUの介在なしに該エラーアドレスを保持するメモリコントローラを制御し、対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトする手段とを備えたことを特徴とする、メモリ制御装置。
(付記9) 該エラーが検出された該エラーアドレスを該対応するメモリコントローラ内に保持する代わりに、該エラーアドレスを一旦該システムコントローラに送信して、該システムコントローラからエラー訂正コマンドと該エラーアドレスを一斉に各メモリコントローラに入力することを特徴とする、付記8記載のメモリ制御装置。
(付記10) 該エラー通知に応答して、該システムコントローラから該エラーアドレスを保持していないメモリコントローラを制御し、対応するメモリの予め設定されているアドレスからデータをリードして、その後のライトバックにかかる時間だけ待ち合わせを行うことを特徴とする、付記8又は9記載のメモリ制御装置。
(付記11) 該エラー通知に応答して、該システムコントローラから該エラーアドレスを保持していないメモリコントローラを制御し、対応するメモリの予め設定されているダミーリード用のアドレスからデータをリードしてそのままライトバックする手段を備えたことを特徴とする、付記8記載のメモリ制御装置。
(付記12) 該エラー通知に応答して、該システムコントローラからエラー訂正コマンドとダミーリード用のアドレスを各メモリコントローラに入力する手段を備えたことを特徴とする、付記8又は11記載のメモリ制御装置。
(付記13) 該エラー通知を、該メモリコントローラから該システムコントローラへのステータスを送信するためのバスを用いて行うことを特徴とする、付記8、11、12のいずれか1項記載のメモリ制御装置。
(付記14) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステムにおけるメモリ制御装置であって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該エラーの発生と該エラーが検出されたエラーアドレスを対応するメモリコントローラ内に保持する手段と、
該エラーの発生に応答して、定期的に或いはアイドル状態が一定時間続くと、MPUの介在なしに該エラーアドレスを保持するメモリコントローラにより対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトする手段とを備えたことを特徴とする、メモリ制御装置。
(付記15) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステムであって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該エラーが検出されたエラーアドレスを対応するメモリコントローラ内に保持すると共に、該対応するメモリコントローラから該システムコントローラに対してエラー通知を行い、
該エラー通知に応答して、該システムコントローラからMPUの介在なしに該エラーアドレスを保持するメモリコントローラを制御し、対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトすることを特徴とする、メモリシステム。
(付記16) 該エラーが検出された該エラーアドレスを該対応するメモリコントローラ内に保持する代わりに、該エラーアドレスを一旦該システムコントローラに送信して、該システムコントローラからエラー訂正コマンドと該エラーアドレスを一斉に各メモリコントローラに入力することを特徴とする、付記15記載のメモリシステム。
(付記17) 該エラー通知に応答して、該システムコントローラから該エラーアドレスを保持していないメモリコントローラを制御し、対応するメモリの予め設定されているアドレスからデータをリードして、その後のライトバックにかかる時間だけ待ち合わせを行うことを特徴とする、付記15又は16記載のメモリシステム。
(付記18) 該エラー通知に応答して、該システムコントローラから該エラーアドレスを保持していないメモリコントローラを制御し、対応するメモリのダミーリード用のアドレスからデータをリードしてそのままライトバックすることを特徴とする、付記15記載のメモリシステム。
(付記19) 該エラー通知に応答して、該システムコントローラからエラー訂正コマンドとダミーリード用のアドレスを各メモリコントローラに入力することを特徴とする、付記15又は18記載のメモリシステム。
(付記20) 該エラー通知を、該メモリコントローラから該システムコントローラへのステータスを送信するためのバスを用いて行うことを特徴とする、付記15、18、19のいずれか1項記載のメモリシステム。
(付記21) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとで構成されるメモリシステムであって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該エラーの発生と該エラーが検出されたエラーアドレスを対応するメモリコントローラ内に保持する手段と、
該エラーの発生に応答して、定期的に或いはアイドル状態が一定時間続くと、MPUの介在なしに該エラーアドレスを保持するメモリコントローラにより対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトする手段とを備えたことを特徴とする、メモリシステム。
(付記22) バイトスライスされたデータが格納されるn個のメモリに対しサイクル同期してアクセスを行うn個のメモリコントローラと、m個のMPUのうちの任意の1個のMPUからのメモリアクセスを受信し該n個のメモリコントローラにメモリアドレスを発行するシステムコントローラとメモリコントローラとMPUの間でデータのスイッチングを行うクロスバスイッチとで構成されるメモリシステムにおけるソフトエラー訂正方法であって、m,nは2以上の整数であり、
メモリからのリードデータに訂正可能なエラーを検出すると、該対応するメモリコントローラから該システムコントローラに対してエラー通知と共に該エラーが検出されたエラーアドレスを送信し、
該エラー通知に応答して、該システムコントローラからMPUの介在なしに該メモリコントローラに該エラーが検出されたエラーアドレスを送信し、該メモリコントローラを制御し、対応するメモリの該エラーアドレスからデータをリードしてエラーを訂正してからリライトすることを特徴とする、ソフトエラー訂正方法。
22−1〜22−n,102−1〜102−n メモリコントローラ
23,103 システムコントローラ
24,104 クロスバスイッチ
25−1〜25−m,105−1〜105−m MPU
30,130 メモリシステム
221〜226,321〜326,333 レジスタ
227,327 エラー検出部
229,329 エラー訂正部
228,230〜232,328,331,332 セレクタ
Claims (3)
- バイトスライスされたデータが格納される複数のメモリのいずれかに対し、互いにサイクル同期してアクセスを行う複数のメモリコントローラと、MPUからのメモリアクセスを受信して、前記複数のメモリコントローラの各々にリード要求を発行するシステムコントローラとを有するメモリシステムにおけるソフトエラー訂正方法であって、
前記メモリコントローラのいずれかが、メモリからのリードデータに訂正可能なエラーを検出した場合、該エラーが検出されたエラーアドレスを保持すると共に、前記システムコントローラに対してエラー訂正通知を行い、
前記メモリコントローラからのエラー通知に応答して、前記システムコントローラから各メモリコントローラに対してエラー訂正要求とダミーリード用アドレスとを送信し、
前記エラーアドレスを保持するメモリコントローラは、前記エラー訂正要求を受信した場合に前記エラーアドレスからデータをリードしてソフトエラー訂正動作を行い、
前記エラーアドレスを保持していないメモリコントローラは、受信したダミーリード用アドレスからデータをリードして当該データをライトバックすることを特徴とする、ソフトエラー訂正方法。 - バイトスライスされたデータが格納される複数のメモリと、前記メモリのいずれかに対応し、対応するメモリに対しサイクル同期してアクセスを行う複数のメモリコントローラと、受信したメモリアクセス要求に基づいて、前記複数のメモリコントローラにリード要求を発行するシステムコントローラとを有するメモリシステムにおけるメモリコントローラにおいて、
メモリからのリードデータに訂正可能なエラーを検出した場合に該エラーが検出されたエラーアドレスを保持する手段と、
前記システムコントローラに対してエラー通知を行う手段と、
前記システムコントローラからのエラー訂正要求とダミーリード用アドレスとを受信する手段と、
自身が前記エラーアドレスを保持している場合には、前記エラー訂正要求を受信したときに、前記エラーアドレスからデータをリードしてソフトエラー訂正を行うと共に、自身がエラーアドレスを保持していない場合には、受信した前記ダミーリード用アドレスからデータをリードして当該データをライトバックする手段と、
を備えたことを特徴とする、メモリコントローラ。 - バイトスライスされたデータが格納される複数のメモリと、
前記メモリのいずれかに対応し、対応するメモリに対しサイクル同期してアクセスを行う複数のメモリコントローラと、
受信したメモリアクセス要求に基づいて、前記複数のメモリコントローラの各々にリード要求を発行するシステムコントローラとを有し、
前記メモリコントローラは、
メモリからのリードデータに訂正可能なエラーを検出した場合に該エラーが検出されたエラーアドレスを保持する手段と、
前記システムコントローラに対してエラー通知を行う手段と、
前記システムコントローラからのエラー訂正要求とダミーリード用アドレスとを受信する手段と、
自身が前記エラーアドレスを保持している場合には、前記エラー訂正要求を受信したときに、前記エラーアドレスからデータをリードしてソフトエラー訂正を行うと共に、自身がエラーアドレスを保持していない場合には、受信した前記ダミーリード用アドレスからデータをリードして当該データをライトバックする手段とを備え、
前記システムコントローラは、
いずれかのメモリコントローラからエラー通知を受けた場合、エラー訂正要求とダミーリード用アドレスとを各メモリコントローラに送信する手段を備えたことを特徴とする、メモリシステム。
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