JPS6042506B2 - 記憶内容のエラ−訂正方式 - Google Patents
記憶内容のエラ−訂正方式Info
- Publication number
- JPS6042506B2 JPS6042506B2 JP55139176A JP13917680A JPS6042506B2 JP S6042506 B2 JPS6042506 B2 JP S6042506B2 JP 55139176 A JP55139176 A JP 55139176A JP 13917680 A JP13917680 A JP 13917680A JP S6042506 B2 JPS6042506 B2 JP S6042506B2
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- JP
- Japan
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- error
- address
- storage device
- interrupt
- error correction
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、情報処理装置の記憶装置に発生するソフトエ
ラーの障害処理に関するものである。
ラーの障害処理に関するものである。
ここで「ソフトエラー」とは、自然界に存在する微・弱
な放射線により、半導体素子に一時的に発生する不良を
いう。従来、ダイナミック型ＭＯＳメモリ素子はＩＫビ
ット、狙ビットのスケールのものが多くメモリ素子の形
状が大きいのでソフトエラーは発生しなかつた。
な放射線により、半導体素子に一時的に発生する不良を
いう。従来、ダイナミック型ＭＯＳメモリ素子はＩＫビ
ット、狙ビットのスケールのものが多くメモリ素子の形
状が大きいのでソフトエラーは発生しなかつた。
しかし、近年、メモリの高集積化が進み、１６にビット
や６４にビットの大容量メモリ素子が多く用いられるよ
うになり、メモリ素子の形状が小さくなつたため、メモ
リ素子のケースに含まれているウラニウムやトリウムが
放射性崩壊する際に放出されるアルファ粒子が半導体セ
ルに電子・正孔対を生成し、この電荷対の動きによりソ
フトエラーが発生することがわかつた。
や６４にビットの大容量メモリ素子が多く用いられるよ
うになり、メモリ素子の形状が小さくなつたため、メモ
リ素子のケースに含まれているウラニウムやトリウムが
放射性崩壊する際に放出されるアルファ粒子が半導体セ
ルに電子・正孔対を生成し、この電荷対の動きによりソ
フトエラーが発生することがわかつた。
ソフトエラーにより、メモリセルの「１」情報が「Ｏ」
情報に変化するエラーを生じる。このソフトエラーは従
来の固定的に故障となる１ビットエラー（ここでは「ハ
ードエラー」という。）と異なり、一時的なエラーで、
再書込をすれば正常に戻る。またソフトエラーが起る頻
度はハードエラーと比べると１晧〜１０Ｃｆ３と非常に
大きい。このソフトエラーの訂正を行う方法として、従
来第１図に示すような１台のシステム制御装置１から１
台の記憶装置２をアクセスするシステム構成が知られて
いる。
情報に変化するエラーを生じる。このソフトエラーは従
来の固定的に故障となる１ビットエラー（ここでは「ハ
ードエラー」という。）と異なり、一時的なエラーで、
再書込をすれば正常に戻る。またソフトエラーが起る頻
度はハードエラーと比べると１晧〜１０Ｃｆ３と非常に
大きい。このソフトエラーの訂正を行う方法として、従
来第１図に示すような１台のシステム制御装置１から１
台の記憶装置２をアクセスするシステム構成が知られて
いる。
第１図で３は演算処理装置、５は入出力制御装置、６は
診断プロセッサをそれぞれ示す。すなわち、記憶装置２
はサイクルタイムを２つ有し、読出命令では、１ビット
エラーがなければサイクルタイム１（例えば５００ｒ１
ｓ）で実行し、１ビットエラーがあれば、遅いサイクル
タイム２（例えば７００ｒ１ｓ）に延して１ビットエラ
ーの訂正と書戻しを実行している。しかし最近多く使用
される高性能、大規模システムは、２台のシステム制御
装置から１台または２台の記憶装置をアクセスする構成
である。
診断プロセッサをそれぞれ示す。すなわち、記憶装置２
はサイクルタイムを２つ有し、読出命令では、１ビット
エラーがなければサイクルタイム１（例えば５００ｒ１
ｓ）で実行し、１ビットエラーがあれば、遅いサイクル
タイム２（例えば７００ｒ１ｓ）に延して１ビットエラ
ーの訂正と書戻しを実行している。しかし最近多く使用
される高性能、大規模システムは、２台のシステム制御
装置から１台または２台の記憶装置をアクセスする構成
である。
このため、記憶装置のアクセスビジー制御は２台のシス
テム制御装置で行うので、従来のように記憶装置は１ビ
ットエラーがあつたからといつて読出命令のサイクルを
サイクルタイム１からサイクルタイム２へ延して、記憶
装置自身で１ビットエラーの訂正と再書込を行いソフト
エラーの処理を行うことができない。本発明はこの点を
改良するもので、ソフトエラー障害に対して、これを正
しくメモリ訂正し、再書込みすることができソフトエラ
ーの処理を正確に行うことができ、ソフトエラーの頻発
から次に起る２ビットエラーを防止することができシス
テムの信頼度を向上することができるメモリシステムを
提供することを目的とする。
テム制御装置で行うので、従来のように記憶装置は１ビ
ットエラーがあつたからといつて読出命令のサイクルを
サイクルタイム１からサイクルタイム２へ延して、記憶
装置自身で１ビットエラーの訂正と再書込を行いソフト
エラーの処理を行うことができない。本発明はこの点を
改良するもので、ソフトエラー障害に対して、これを正
しくメモリ訂正し、再書込みすることができソフトエラ
ーの処理を正確に行うことができ、ソフトエラーの頻発
から次に起る２ビットエラーを防止することができシス
テムの信頼度を向上することができるメモリシステムを
提供することを目的とする。
本発明は、半導体メモリを使用した記憶装置と、この記
憶装置のアクセスビジー制御を行うシステム制御装置と
、診断プロセッサとを備え、上記記憶装置の記憶内容に
１ビットエラーが検出されたとき、再書込によりこのエ
ラーを訂正する記憶内容のエラー訂正方式において、上
記記憶装置一に、読出データの１ビットエラー訂正およ
び２ビットエラー検出を行うエラー訂正検出回路と、１
ビットエラーを生じたアドレスを保持するとともにこの
アドレスを上記診断プロセッサに与えるエラーアドレス
レジスタ回路と、１ビットエラー検一出時に上記診断プ
ロセッサに割込信号を与える割込発生回路と、各種命令
を解読しこれらの回路を制御する制御部とを含み、上記
診断プロセッサに、上記割込発生回路からの割込信号を
受付る割込受付回路と、上記エラーアドレスレジスタ回
路からのエラーアドレスを保持する割込アドレスレジス
タと、上記記憶装置のこの割込アドレスレジスタが保持
するアドレスへの再書込を指示するメモリアクセス制御
部とを含み、上記再書込の指示があつたときに上記記憶
装置でこのアドレスの内容を読出し、上記エラー訂正検
出回路で読出内容を訂正してこのアドレスに再書込みを
行うように制御することを特徴とする。
憶装置のアクセスビジー制御を行うシステム制御装置と
、診断プロセッサとを備え、上記記憶装置の記憶内容に
１ビットエラーが検出されたとき、再書込によりこのエ
ラーを訂正する記憶内容のエラー訂正方式において、上
記記憶装置一に、読出データの１ビットエラー訂正およ
び２ビットエラー検出を行うエラー訂正検出回路と、１
ビットエラーを生じたアドレスを保持するとともにこの
アドレスを上記診断プロセッサに与えるエラーアドレス
レジスタ回路と、１ビットエラー検一出時に上記診断プ
ロセッサに割込信号を与える割込発生回路と、各種命令
を解読しこれらの回路を制御する制御部とを含み、上記
診断プロセッサに、上記割込発生回路からの割込信号を
受付る割込受付回路と、上記エラーアドレスレジスタ回
路からのエラーアドレスを保持する割込アドレスレジス
タと、上記記憶装置のこの割込アドレスレジスタが保持
するアドレスへの再書込を指示するメモリアクセス制御
部とを含み、上記再書込の指示があつたときに上記記憶
装置でこのアドレスの内容を読出し、上記エラー訂正検
出回路で読出内容を訂正してこのアドレスに再書込みを
行うように制御することを特徴とする。
本発明一実施例を図面に基づいて説明する。
第２図は一般的な要部システム構成図である。システム
制御装置１１および１２には、演算処理装置３，および
３２がそれぞれ接続されている。このシステム制御装置
１１および１。には、さらに入出力制御装置５１および
５２が、それぞれ接続されている。このシステム制御装
置１１および１。には、診断プロセッサ６が接続されて
いる。また、このシステム制御装置１１および１２には
、記憶装置２１および２。がそれぞれ接続されている。
第３図は本発明一実施例の要部ブロック構成図である。
制御装置１１および１２には、演算処理装置３，および
３２がそれぞれ接続されている。このシステム制御装置
１１および１。には、さらに入出力制御装置５１および
５２が、それぞれ接続されている。このシステム制御装
置１１および１。には、診断プロセッサ６が接続されて
いる。また、このシステム制御装置１１および１２には
、記憶装置２１および２。がそれぞれ接続されている。
第３図は本発明一実施例の要部ブロック構成図である。
第３図は第２図で示した診断プロセッサ６、システム制
御装置１１および記憶装置２１のみを示している。他の
システム制御装置１２、記憶装置２２についても同様で
あり図面からは省略されている。すなわち、システム制
御装置１１には、記憶装置２１内の制御部９が接続され
ている。
御装置１１および記憶装置２１のみを示している。他の
システム制御装置１２、記憶装置２２についても同様で
あり図面からは省略されている。すなわち、システム制
御装置１１には、記憶装置２１内の制御部９が接続され
ている。
この制御部９の出力は記憶部１０に導かれている。この
記憶部１０はエラー訂正検出回路１１に接続されている
。このエラー訂正検出回路１１の出力は割込発生回路１
２に導かれている。このエラー訂正検出回路１１には、
上記制御部９の出力が導かれている。
記憶部１０はエラー訂正検出回路１１に接続されている
。このエラー訂正検出回路１１の出力は割込発生回路１
２に導かれている。このエラー訂正検出回路１１には、
上記制御部９の出力が導かれている。
この制御部９の出力は、割込発生回路１２およびエラー
アドレスレジスタ回路１３にそれぞれ導かれている。こ
の割込発生回路１２の割込信号は、システム制御装置１
１を通して診断プロセッサ６内の割込受付回路１４に導
かれている。また、エラーアドレスレジスタ回路１３の
内容は、システム制御装置１１を通して、診断プロセッ
サ６内の割込アドレスレジスタ１５に導かれている。さ
らにメモリアクセス制御部１６の出力は、システム制御
装置１１を介して制御部９に導かれている。このような
回路構成で、システム制御装置１１，１２は、演算処理
装置３１，３２と入出力処理装置５１，５２からの記憶
装置２１，２２へのアクセス制御を行う。
アドレスレジスタ回路１３にそれぞれ導かれている。こ
の割込発生回路１２の割込信号は、システム制御装置１
１を通して診断プロセッサ６内の割込受付回路１４に導
かれている。また、エラーアドレスレジスタ回路１３の
内容は、システム制御装置１１を通して、診断プロセッ
サ６内の割込アドレスレジスタ１５に導かれている。さ
らにメモリアクセス制御部１６の出力は、システム制御
装置１１を介して制御部９に導かれている。このような
回路構成で、システム制御装置１１，１２は、演算処理
装置３１，３２と入出力処理装置５１，５２からの記憶
装置２１，２２へのアクセス制御を行う。
診断プロセッサ６は、システム制御装置１１，１２、演
算処理装置３１，３２、入出力処理装置５１，５２記憶
装置２１，２。の障害発生時に各装置からの割込みを受
付け、障害処理を行う。例えば、装置からのエラーステ
イタス情報の集収、再試行制御、診断動作、再構成等の
処理を行う。いま、演算処理装置３１からの読出命令が
記憶装置２１に転送される場合について本発明の特徴あ
る動作を説明する。
算処理装置３１，３２、入出力処理装置５１，５２記憶
装置２１，２。の障害発生時に各装置からの割込みを受
付け、障害処理を行う。例えば、装置からのエラーステ
イタス情報の集収、再試行制御、診断動作、再構成等の
処理を行う。いま、演算処理装置３１からの読出命令が
記憶装置２１に転送される場合について本発明の特徴あ
る動作を説明する。
記憶装置２１は制御回路９でこの命令を解読し、記憶部
１０に命令パルス、アドレス等を与える。記憶部１０か
らの読出データはエラー訂正検出回路１１に送られ、１
ビットエラー訂正、２ビットエラーの検出が行われる。
もし、１ビットエラーが検出された場合には、読出デー
タは訂正されて、システム制御装置１１を経由して演算
処理装置３１へ送られる。このときに、エラーアドレス
はアドレスレジスタ回路１３に保持され、同時に割込発
生回路１２から割込信号１７が、システム制御装置２１
を経由して、診断プロセッサ６に転送される。
１０に命令パルス、アドレス等を与える。記憶部１０か
らの読出データはエラー訂正検出回路１１に送られ、１
ビットエラー訂正、２ビットエラーの検出が行われる。
もし、１ビットエラーが検出された場合には、読出デー
タは訂正されて、システム制御装置１１を経由して演算
処理装置３１へ送られる。このときに、エラーアドレス
はアドレスレジスタ回路１３に保持され、同時に割込発
生回路１２から割込信号１７が、システム制御装置２１
を経由して、診断プロセッサ６に転送される。
診断プロセッサ６では、割込信号１７を受付回路１４で
受取り、記憶装置２１からのエラーアドレス１８をアド
レスレジスタ１５に取込み、これを保持する。さらに、
メモリアクセス制御部１６は記憶装置２１に対し、書込
バイト指定を全てＲＯョ（すなわち書込バイト指定なし
、）で読出データをそのまま再書込するために、１つの
再書込命令を１ビットエラーを起したアドレスに対して
転送する。記憶装置２１はこの命令を制御部９で受付け
、まず指定アドレスを読出し、読出データをエラー訂正
検出回路１１に送り１ビットを訂正した後にその読出デ
ータを同一アドレスに再書込みする動作を行う。この部
分書込命令では１ビットエラーを検出しても、割込発生
回路１２は割込信号１７を出力しない。これによつて、
指定アドレスには１ビットが訂正された正しいデータが
書込まれるので、ソフトエラーによる障害は処理された
ことになる。ここで、診断プロセッサ６からのソフトエ
ラーを訂正する部分書込命令は、記憶装置２１からの割
込信号１７が送られてから直ちに出力される必要はなく
、診断プロセッサ６が処理中の動作があれば、その動作
の終了後に出力してもよい。
受取り、記憶装置２１からのエラーアドレス１８をアド
レスレジスタ１５に取込み、これを保持する。さらに、
メモリアクセス制御部１６は記憶装置２１に対し、書込
バイト指定を全てＲＯョ（すなわち書込バイト指定なし
、）で読出データをそのまま再書込するために、１つの
再書込命令を１ビットエラーを起したアドレスに対して
転送する。記憶装置２１はこの命令を制御部９で受付け
、まず指定アドレスを読出し、読出データをエラー訂正
検出回路１１に送り１ビットを訂正した後にその読出デ
ータを同一アドレスに再書込みする動作を行う。この部
分書込命令では１ビットエラーを検出しても、割込発生
回路１２は割込信号１７を出力しない。これによつて、
指定アドレスには１ビットが訂正された正しいデータが
書込まれるので、ソフトエラーによる障害は処理された
ことになる。ここで、診断プロセッサ６からのソフトエ
ラーを訂正する部分書込命令は、記憶装置２１からの割
込信号１７が送られてから直ちに出力される必要はなく
、診断プロセッサ６が処理中の動作があれば、その動作
の終了後に出力してもよい。
なお、上記実施例では主記憶装置のソフトエラーの場合
について説明したが、主記憶装置に限らず、演算処理装
置の内部にあるマイクロプログラム用メモリおよび高速
バッファメモリについても、１ビットエラー訂正２ビッ
トエラー検出機能を持つていれば、本発明を同様に実施
することができる。本発明は以上説明したように、記憶
装置で１ビットエラーを検出したときには、このアドレ
ス情報を割込信号により診断プロセッサに与え、このア
ドレス情報を診断プロセッサ内で保持し、診断プロセッ
サが記憶装置に対してこのアドレスに再書込の指定を与
え、記憶装置でこのアドレス読出データをエラー訂正し
て再書込することとした。
について説明したが、主記憶装置に限らず、演算処理装
置の内部にあるマイクロプログラム用メモリおよび高速
バッファメモリについても、１ビットエラー訂正２ビッ
トエラー検出機能を持つていれば、本発明を同様に実施
することができる。本発明は以上説明したように、記憶
装置で１ビットエラーを検出したときには、このアドレ
ス情報を割込信号により診断プロセッサに与え、このア
ドレス情報を診断プロセッサ内で保持し、診断プロセッ
サが記憶装置に対してこのアドレスに再書込の指定を与
え、記憶装置でこのアドレス読出データをエラー訂正し
て再書込することとした。
したがつて、高集積化メモリ素子で発生するソフトエラ
ーを訂正して再書込みすることができ、しかも従来と比
較してその処理を著しく正確に行うことができ、記憶装
置の信頼性を著しく向上することができ、システム全体
の信頼性も著しく向上することがてきる等の優れた効果
を有する。
ーを訂正して再書込みすることができ、しかも従来と比
較してその処理を著しく正確に行うことができ、記憶装
置の信頼性を著しく向上することができ、システム全体
の信頼性も著しく向上することがてきる等の優れた効果
を有する。
第１図は従来例の要部システム構成図。
第２図・は一般的な要部システム構成図。第３図は本発
明一実施例の要部ブロック構成図。１，１１１。
明一実施例の要部ブロック構成図。１，１１１。
Claims (1)
- 【特許請求の範囲】 １ 半導体メモリを使用した記憶装置と、この記憶装置
のアクセスビジー制御を行うシステム制御装置と、診断
プロセッサと、 上記記憶装置の記憶内容に１ビットエラーが検出された
とき再書込によりこのエラーを訂正する手段とを備えた
記憶内容のエラー訂正方式において、上記記憶装置に、
読出データの１ビットエラー訂正および２ビットエラー
検出を行うエラー訂正検出回路と、１ビットエラーを生
じたアドレスを保持するとともにこのアドレスを上記診
断プロセッサに与えるエラーアドレスレジスタ回路と、
１ビットエラー検出時に上記診断プロセッサに割込信号
を与える割込発生回路と、各種命令を解読しこれらの回
路を制御する制御部とを含み、 上記診断プロセッサに、 上記割込発生回路からの割込信号を受付ける割込受付回
路と、上記エラーアドレスレジスタ回路からのエラーア
ドレスを保持する割込アドレスレジスタと、上記記憶装
置のこの割込アドレスレジスタが保持するアドレスへの
再書込を指示するメモリアクセス制御部とを含み、 上記訂正する手段は、上記再書込の指示があつたときに
上記記憶装置でこのアクセスの内容を読出し上記エラー
訂正検出回路で読出内容を訂正してこのアドレスに再書
込みを行う構成であることを特徴とする記憶内容のエラ
ー訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55139176A JPS6042506B2 (ja) | 1980-10-03 | 1980-10-03 | 記憶内容のエラ−訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55139176A JPS6042506B2 (ja) | 1980-10-03 | 1980-10-03 | 記憶内容のエラ−訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5764400A JPS5764400A (en) | 1982-04-19 |
| JPS6042506B2 true JPS6042506B2 (ja) | 1985-09-24 |
Family
ID=15239334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55139176A Expired JPS6042506B2 (ja) | 1980-10-03 | 1980-10-03 | 記憶内容のエラ−訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042506B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157744A (ja) * | 1989-11-15 | 1991-07-05 | Nec Field Service Ltd | エラー訂正再書き込み方式 |
| JP4734003B2 (ja) * | 2005-03-17 | 2011-07-27 | 富士通株式会社 | ソフトエラー訂正方法、メモリ制御装置及びメモリシステム |
-
1980
- 1980-10-03 JP JP55139176A patent/JPS6042506B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5764400A (en) | 1982-04-19 |
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