JPH0423294B2 - - Google Patents
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- Publication number
- JPH0423294B2 JPH0423294B2 JP57149220A JP14922082A JPH0423294B2 JP H0423294 B2 JPH0423294 B2 JP H0423294B2 JP 57149220 A JP57149220 A JP 57149220A JP 14922082 A JP14922082 A JP 14922082A JP H0423294 B2 JPH0423294 B2 JP H0423294B2
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- JP
- Japan
- Prior art keywords
- memory
- read
- data
- register
- ecc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims 1
- 208000011580 syndromic disease Diseases 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- 102100035241 3-oxoacyl-[acyl-carrier-protein] reductase Human genes 0.000 description 1
- 101710138614 3-oxoacyl-[acyl-carrier-protein] reductase Proteins 0.000 description 1
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子計算機の主メモリの記憶制御方式
に関する。
に関する。
主メモリを構成する素子として、近年ダイナミ
ツクRAMを使用する傾向が増加してきている
が、この素子がα線の影響を受け誤動作を起こす
いわゆるソフトエラー問題も発生している。その
ため、一般にはECC回路により１ビツトエラー
訂正と自動再書込みによる主メモリ自体の訂正も
行なわれ、エラーの発生する確率を低減させてい
る。
ツクRAMを使用する傾向が増加してきている
が、この素子がα線の影響を受け誤動作を起こす
いわゆるソフトエラー問題も発生している。その
ため、一般にはECC回路により１ビツトエラー
訂正と自動再書込みによる主メモリ自体の訂正も
行なわれ、エラーの発生する確率を低減させてい
る。
しかし上記の場合、長時間に亘り読出し／書込
みが行なわれない主メモリのアドレスについては
２ビツト以上のエラーが発生する場合があり、そ
れによりシステムダウン等の重大事故を起こす欠
点があつた。
みが行なわれない主メモリのアドレスについては
２ビツト以上のエラーが発生する場合があり、そ
れによりシステムダウン等の重大事故を起こす欠
点があつた。
本発明は、前記欠点の要因である２ビツト以上
のエラーを発生させないメモリ制御方式を提供す
ることを目的とする。
のエラーを発生させないメモリ制御方式を提供す
ることを目的とする。
本発明は前記目的達成のために、CPUのアイ
ドル中を利用して定期的にメモリの空読み出しを
行なうようにし、ECCでエラーが検出されたと
きは訂正データの再書込みを行なうが、訂正デー
タの書き込み時に、DMA装置からメモリライト
要求が発生すると、そのメモリライト要求がメモ
リリードと訂正データのリライトとの間に割込む
ようなタイミングとなるとDMA装置からの要求
でメモリライトしたデータが訂正データにより書
き変つてしまうので、インタロツクをとり再書込
み終了まで優先割込みを禁止し、正常なメモリ訂
正ができるようにしたものである。
ドル中を利用して定期的にメモリの空読み出しを
行なうようにし、ECCでエラーが検出されたと
きは訂正データの再書込みを行なうが、訂正デー
タの書き込み時に、DMA装置からメモリライト
要求が発生すると、そのメモリライト要求がメモ
リリードと訂正データのリライトとの間に割込む
ようなタイミングとなるとDMA装置からの要求
でメモリライトしたデータが訂正データにより書
き変つてしまうので、インタロツクをとり再書込
み終了まで優先割込みを禁止し、正常なメモリ訂
正ができるようにしたものである。
第１図はリード側のみにECCが付加されてい
るECC回路付メモリ制御回路図を示したもので
あり、１は主メモリMEM、２はメモリライトレ
ジスタMWR、３はメモリリードレジスタMRR、
４はECCで使用するチエツクビツトレジスタ
CBR、５はECC回路である。６はECC回路５に
より検出されたシンドローム信号であり、このシ
ンドローム信号が論理“０”の信号ならリードデ
ータが正常、論理“１”の信号ならリードデータ
が異常であることを意味し、CPUへ通知される。
７はライトバツフアレジスタWBR、８はリード
バツフアレジスタRBRである。９はフアンクシ
ヨンレジスタFUNCでメモリリード又はライト
の指定を行う機能を持つている。１０はメモリア
ドレスレジスタMARでアクセスするメモリアド
レスを指定する。１１はメモリデータレジスタ
MDR、１２はシンドローム信号６の受信を行な
いCPUへ通知するコントローラ回路SRCNTであ
る。１３はCPUおよびDMA装置１４からのメモ
リ要求とECC５からの訂正データ再書込みタイ
ミングのインターロツクをとるフアームウエア
Ｆ／Ｗ制御回路MRQ INTである。
るECC回路付メモリ制御回路図を示したもので
あり、１は主メモリMEM、２はメモリライトレ
ジスタMWR、３はメモリリードレジスタMRR、
４はECCで使用するチエツクビツトレジスタ
CBR、５はECC回路である。６はECC回路５に
より検出されたシンドローム信号であり、このシ
ンドローム信号が論理“０”の信号ならリードデ
ータが正常、論理“１”の信号ならリードデータ
が異常であることを意味し、CPUへ通知される。
７はライトバツフアレジスタWBR、８はリード
バツフアレジスタRBRである。９はフアンクシ
ヨンレジスタFUNCでメモリリード又はライト
の指定を行う機能を持つている。１０はメモリア
ドレスレジスタMARでアクセスするメモリアド
レスを指定する。１１はメモリデータレジスタ
MDR、１２はシンドローム信号６の受信を行な
いCPUへ通知するコントローラ回路SRCNTであ
る。１３はCPUおよびDMA装置１４からのメモ
リ要求とECC５からの訂正データ再書込みタイ
ミングのインターロツクをとるフアームウエア
Ｆ／Ｗ制御回路MRQ INTである。
第１図において、CPUからの要求によりメモ
リの所定のアドレスからデータをリードする一般
的な動作においては、フアンクシヨンレジスタ
FUNC９へリード要求をセツトし、メモリアド
レスレジスタMAR１０へメモリアドレスをセツ
トすると、メモリリクエストが出てライトバツフ
アレジスタWBR７、メモリライトレジスタ
MWR２を経て主メモリMEM１よりリードした
データがメモリリードレジスタMRR３へセツト
され、その時のチエツクビツトがチエツクビツト
レジスタCBR４へセツトされる。この両方のデ
ータがECC回路５に入力され、シングルビツト
エラーがあれば訂正されたデータがリードバツフ
アレジスタRBR８へセツトされる。またシング
ルビツトエラー時はECC５から出力されるシン
ドローム信号６によりCPUに異常が通知される。
リの所定のアドレスからデータをリードする一般
的な動作においては、フアンクシヨンレジスタ
FUNC９へリード要求をセツトし、メモリアド
レスレジスタMAR１０へメモリアドレスをセツ
トすると、メモリリクエストが出てライトバツフ
アレジスタWBR７、メモリライトレジスタ
MWR２を経て主メモリMEM１よりリードした
データがメモリリードレジスタMRR３へセツト
され、その時のチエツクビツトがチエツクビツト
レジスタCBR４へセツトされる。この両方のデ
ータがECC回路５に入力され、シングルビツト
エラーがあれば訂正されたデータがリードバツフ
アレジスタRBR８へセツトされる。またシング
ルビツトエラー時はECC５から出力されるシン
ドローム信号６によりCPUに異常が通知される。
第２図は第１図における本発明の動作をフロー
チヤートによつて示したものである。本発明では
メモリの一部領域が長時間に亘り読出し又は書込
みが行なわれない場合に、上述した２ビツトエラ
ーが発生する危険を避けるため、或る一定時間を
隔てたCPUのアイドル時間を利用して空読み用
のメモリアドレスカウンタCNTR（図示せず）に
よつて指定される上記領域のアドレスをメモリア
ドレスレジスタMAR１０にセツトする（ステツ
プａ）。そして主メモリ１からフルワードリード
MFRを行う（ステツプｂ）。主メモリ１から読み
出したデータおよびシンドロームはMRR３、
CBR４を介してECC５に供給され、ECC５にお
いてデータのエラーがチエツクされる（ステツプ
ｃ）。このステツプｃでエラーが検出されると、
CPUおよびDMA装置１４からのメモリ要求と
ECC５からの訂正データの再書き込みとインタ
ーロツクITLをとる為、MRQ INT１３内部のイ
ンタロツクフリツプフロツプITL Ｆ／Ｆ（図示せ
ず）をセツトする（ステツプｄ）。そして、ECC
５からRBR８に出力される訂正データをWBR７
を経由してMWR２にセツトして、MAR１０で
指定される主メモリ１の同じメモリアドレスに対
しメモリフルワードライトMFWを行う。（ステ
ツプｅ）。このステツプｅが終るとインターロツ
クフリツプフロツプITL Ｆ／Ｆをリセツト（ス
テツプｆ）し、DMA装置１４からのメモリ要求
の禁止を解除する。ついで、ステツプｇにおい
て、最終のメモリアドレスかどうかがチエツクさ
れ、最終アドレスであればメモリアドレスカウン
タCNTRへ０をセツト（ステツプｈ）し、最終
アドレスでなければメモリアドレスカウンタ
CNTRにフルワードリードのためのカウント
（本例では４バイト分）を加える（ステツプｉ）。
次で割込みがステツプｊでチエツクされ、割込み
要求があればループから脱出し割込み処理ルーチ
ンへ移り、割込みがなければアイドルルーチンに
戻る。
チヤートによつて示したものである。本発明では
メモリの一部領域が長時間に亘り読出し又は書込
みが行なわれない場合に、上述した２ビツトエラ
ーが発生する危険を避けるため、或る一定時間を
隔てたCPUのアイドル時間を利用して空読み用
のメモリアドレスカウンタCNTR（図示せず）に
よつて指定される上記領域のアドレスをメモリア
ドレスレジスタMAR１０にセツトする（ステツ
プａ）。そして主メモリ１からフルワードリード
MFRを行う（ステツプｂ）。主メモリ１から読み
出したデータおよびシンドロームはMRR３、
CBR４を介してECC５に供給され、ECC５にお
いてデータのエラーがチエツクされる（ステツプ
ｃ）。このステツプｃでエラーが検出されると、
CPUおよびDMA装置１４からのメモリ要求と
ECC５からの訂正データの再書き込みとインタ
ーロツクITLをとる為、MRQ INT１３内部のイ
ンタロツクフリツプフロツプITL Ｆ／Ｆ（図示せ
ず）をセツトする（ステツプｄ）。そして、ECC
５からRBR８に出力される訂正データをWBR７
を経由してMWR２にセツトして、MAR１０で
指定される主メモリ１の同じメモリアドレスに対
しメモリフルワードライトMFWを行う。（ステ
ツプｅ）。このステツプｅが終るとインターロツ
クフリツプフロツプITL Ｆ／Ｆをリセツト（ス
テツプｆ）し、DMA装置１４からのメモリ要求
の禁止を解除する。ついで、ステツプｇにおい
て、最終のメモリアドレスかどうかがチエツクさ
れ、最終アドレスであればメモリアドレスカウン
タCNTRへ０をセツト（ステツプｈ）し、最終
アドレスでなければメモリアドレスカウンタ
CNTRにフルワードリードのためのカウント
（本例では４バイト分）を加える（ステツプｉ）。
次で割込みがステツプｊでチエツクされ、割込み
要求があればループから脱出し割込み処理ルーチ
ンへ移り、割込みがなければアイドルルーチンに
戻る。
本発明は以上のようになるものであつて、或る
時間毎にCPUのアイドル時を利用して主メモリ
のフルワードリードを行い、メモリリード時に行
なわれるECC回路で訂正されたデータを再書込
みすることにより長時間読出し書込みされなかつ
た部分についても２ビツト以上のエラーの発生を
未然に防止できる。又、メモリリードと再書込み
のライト間に、一般に優先されるDMA装置から
のメモリ要求があつても、インタロツク回路によ
つて正常なデータのライトができる等の効果があ
る。
時間毎にCPUのアイドル時を利用して主メモリ
のフルワードリードを行い、メモリリード時に行
なわれるECC回路で訂正されたデータを再書込
みすることにより長時間読出し書込みされなかつ
た部分についても２ビツト以上のエラーの発生を
未然に防止できる。又、メモリリードと再書込み
のライト間に、一般に優先されるDMA装置から
のメモリ要求があつても、インタロツク回路によ
つて正常なデータのライトができる等の効果があ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明のフアームウエアを含むアイドル
ルーチンを示す流れ図である。 １……主メモリ、５……ECC回路、１３……
インタロツク回路。
第２図は本発明のフアームウエアを含むアイドル
ルーチンを示す流れ図である。 １……主メモリ、５……ECC回路、１３……
インタロツク回路。
Claims (1)
- １ ランダムなCPUのアイドル時間中に、フア
ームウエア制御によりメモリの空読み出しを行
い、読み出したデータのエラー検出および訂正を
ECC回路により行うとともにエラーが検出され
て訂正データの再書き込み中はDMAからのメモ
リ要求をフアームウエア制御によりインタロツク
することを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57149220A JPS5940398A (ja) | 1982-08-30 | 1982-08-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57149220A JPS5940398A (ja) | 1982-08-30 | 1982-08-30 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940398A JPS5940398A (ja) | 1984-03-06 |
| JPH0423294B2 true JPH0423294B2 (ja) | 1992-04-21 |
Family
ID=15470476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57149220A Granted JPS5940398A (ja) | 1982-08-30 | 1982-08-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940398A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1249904A (en) * | 1984-07-27 | 1989-02-14 | Lawrence A. Carlsmith | Oxygen alkali extraction of cellulosic pulp |
| AU7892898A (en) * | 1996-12-26 | 1998-07-31 | Rohm Co., Ltd. | IC card |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143600A (en) * | 1980-03-10 | 1981-11-09 | Intel Corp | Device for preventing accumulation of errors in data |
-
1982
- 1982-08-30 JP JP57149220A patent/JPS5940398A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143600A (en) * | 1980-03-10 | 1981-11-09 | Intel Corp | Device for preventing accumulation of errors in data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940398A (ja) | 1984-03-06 |
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