JPS6041151A - メモリエラ−訂正方式 - Google Patents
メモリエラ−訂正方式Info
- Publication number
- JPS6041151A JPS6041151A JP58149865A JP14986583A JPS6041151A JP S6041151 A JPS6041151 A JP S6041151A JP 58149865 A JP58149865 A JP 58149865A JP 14986583 A JP14986583 A JP 14986583A JP S6041151 A JPS6041151 A JP S6041151A
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- JP
- Japan
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- memory
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- error
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａ） 発明の技術分野
本発明は、誤り訂正符号論理機構を具備した記憶装置に
おいて、１ビツトエラーが検出された時のエラー訂正方
式に関する。
おいて、１ビツトエラーが検出された時のエラー訂正方
式に関する。
（ｂｌ 技術の背景
従来より、記憶装置の信頼性を上げる為に、誤り訂正符
号論理回路（以下ＥＣＣ回路という）による１ビツトエ
ラーの訂正と、ある一定時間間隔でメモリのリード／ラ
イトを行うメモリパトロール機能があった。
号論理回路（以下ＥＣＣ回路という）による１ビツトエ
ラーの訂正と、ある一定時間間隔でメモリのリード／ラ
イトを行うメモリパトロール機能があった。
一方、サービスプロセッサー等、比較的低速度で動作で
きるデータ処理装置においては、記憶装置も高速化する
必要はなく、１メモリサイクルにリードサイクルとライ
トサイクルを持ち、且つライトは常にパーシャルライト
（リード／マージ／ライトを行う）で行い、リードも
ライトと同じサイクルタイムで行う方法が知られている
。
きるデータ処理装置においては、記憶装置も高速化する
必要はなく、１メモリサイクルにリードサイクルとライ
トサイクルを持ち、且つライトは常にパーシャルライト
（リード／マージ／ライトを行う）で行い、リードも
ライトと同じサイクルタイムで行う方法が知られている
。
これは、上記ＥＣＣ回路を有するメモリチップは２バイ
ト幅で構成されている（チェックビットとデータビット
との構成比から見て、ＥＣＣ回路を付加する場合は最低
２バイトのデータ幅を持つ必要がある）のに、プロセン
サー（以下ＣＰＵという）側は１バイト幅で構成されて
いるチップを使用する場合、メモリチップとメモリ制御
部間を２ハイド幅で接続し、メモリ制御部とＣＰＵチソ
１間は１バイト幅で接続して、メモリアクセスを行う必
要があり、ｌメモリサイクルにリードサイクルとライト
サイクルを持たせて、メモリチップからメモリ制御部迄
はリード、ライトいずれの場合にも２バイト幅でデータ
の読み出しを行い、リードの時はその内の１バイトをＣ
ＰＵチップに転送し、ライトの時はメモリ制御部で１バ
イトのパーシャルライトを行ってメモリチップに書き込
みを行うことにより、上記データ幅の異なるメモリチッ
プとＣＰＵチップとを旨く適合させることができること
による。
ト幅で構成されている（チェックビットとデータビット
との構成比から見て、ＥＣＣ回路を付加する場合は最低
２バイトのデータ幅を持つ必要がある）のに、プロセン
サー（以下ＣＰＵという）側は１バイト幅で構成されて
いるチップを使用する場合、メモリチップとメモリ制御
部間を２ハイド幅で接続し、メモリ制御部とＣＰＵチソ
１間は１バイト幅で接続して、メモリアクセスを行う必
要があり、ｌメモリサイクルにリードサイクルとライト
サイクルを持たせて、メモリチップからメモリ制御部迄
はリード、ライトいずれの場合にも２バイト幅でデータ
の読み出しを行い、リードの時はその内の１バイトをＣ
ＰＵチップに転送し、ライトの時はメモリ制御部で１バ
イトのパーシャルライトを行ってメモリチップに書き込
みを行うことにより、上記データ幅の異なるメモリチッ
プとＣＰＵチップとを旨く適合させることができること
による。
本発明は、上記メモリアクセスの特殊性（即ち、ライト
は常にパーシャルライトを行い、リードも同じサイクル
タイムとなるが、上記パーシャルライトがない）に着目
して、リードサイクル中に１ビツトエラーが発生した場
合、ＥＣＣ回路で訂正したデータを、次のライトサイク
ルで再書き込みを行うようにしたものである。
は常にパーシャルライトを行い、リードも同じサイクル
タイムとなるが、上記パーシャルライトがない）に着目
して、リードサイクル中に１ビツトエラーが発生した場
合、ＥＣＣ回路で訂正したデータを、次のライトサイク
ルで再書き込みを行うようにしたものである。
こうすることにより、従来のメモリパトロール機能を包
含することができ、メモリパトロールによるプロセンサ
ーのオーバヘッドを削減することができる。
含することができ、メモリパトロールによるプロセンサ
ーのオーバヘッドを削減することができる。
Ｔｅｌ 従来技術と問題点
ＥＣＣ回路を具備した記憶装置において、読み出しデー
タに１ビツトエラーが検出された場合、従来はＥＣＣ回
路により訂正したデータを使用していたが、訂正データ
の再書き込みは行っていなかった。
タに１ビツトエラーが検出された場合、従来はＥＣＣ回
路により訂正したデータを使用していたが、訂正データ
の再書き込みは行っていなかった。
その為、再度エラーが発生する危険があり、この危険を
予防する意味で、所謂メモリパトロール機構を設け、事
前チェックにより記憶装置の信頼性を上げていた。
予防する意味で、所謂メモリパトロール機構を設け、事
前チェックにより記憶装置の信頼性を上げていた。
従って、データ処理システム全体から見ると、このメモ
リパトロールによるオーバヘッドを無視できない問題が
あった。
リパトロールによるオーバヘッドを無視できない問題が
あった。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、ＥＣＣ回路を具備した
記憶装置において、読み出しデータに１ビツトエラーが
発生した場合、ＥＣＣ回路で訂正したデータを、同じサ
イクル中に再書き込みを行う方法を提供することを目的
とするものである。
記憶装置において、読み出しデータに１ビツトエラーが
発生した場合、ＥＣＣ回路で訂正したデータを、同じサ
イクル中に再書き込みを行う方法を提供することを目的
とするものである。
（ｅｌ 発明の構成
そしてこの目的は、本発明によれば、誤り訂正符号論理
機構を具備し、１メモリサイクルをリードサイクルとラ
イトサイクルで構成した記憶装置において、読み取りデ
ータに１ビツトエラーが検出された場合、該データを上
記誤り訂正符号論理機構によって訂正し、次のライトサ
イクル中に、該訂正データを書き込むようにする方法を
提供することによって達成され、１ビツトエラーが発生
しても、同じメモリサイクル中に訂正データが書き込ま
れるように制御されるので、従来行っていたメモリパト
ロールが不要となり、メモリパトロールによるオーバヘ
ッドを削減できる効果がある。
機構を具備し、１メモリサイクルをリードサイクルとラ
イトサイクルで構成した記憶装置において、読み取りデ
ータに１ビツトエラーが検出された場合、該データを上
記誤り訂正符号論理機構によって訂正し、次のライトサ
イクル中に、該訂正データを書き込むようにする方法を
提供することによって達成され、１ビツトエラーが発生
しても、同じメモリサイクル中に訂正データが書き込ま
れるように制御されるので、従来行っていたメモリパト
ロールが不要となり、メモリパトロールによるオーバヘ
ッドを削減できる効果がある。
（ｆ） 発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明を適用した記憶装置のメモリ制御部をブ
ロック図で示したものであり、第２図は本発明の一実施
例を示した図であり、第３図が本発明を実施した場合の
動作をタイムチャートで示した図である。
ロック図で示したものであり、第２図は本発明の一実施
例を示した図であり、第３図が本発明を実施した場合の
動作をタイムチャートで示した図である。
第１図、第２図において、１はメモＩハ２はＥＣＣ回路
、３はデータレジスタ、４〜６及び８は論理積回路、７
はナンド回路、ＳＯ〜Ｓ５はシンドローム、 ＭＲＤは
メモリリードサイクル、 ＣＢｒ４はメモリライトタイ
ミング、 ＤＢＥは２ピント工ラー信号。
、３はデータレジスタ、４〜６及び８は論理積回路、７
はナンド回路、ＳＯ〜Ｓ５はシンドローム、 ＭＲＤは
メモリリードサイクル、 ＣＢｒ４はメモリライトタイ
ミング、 ＤＢＥは２ピント工ラー信号。
ＷＥはメモリライトパルスである。
先ず、第１図によって、本発明を適用した記憶装置にお
けるリード、ライト動作の概略を説明する。
けるリード、ライト動作の概略を説明する。
■リード動作：
リードアクセスが行われると、メモリリードパルス（Ｒ
Ｅ）によって、メモリ１から２ハイドのデータが読み出
され、ＥＣＣ回路２に入力され、エラーチェックが行わ
れる。そして、１ビツトエラーが検出されなければ、そ
の侭データレジスタ３にセットされ、リードデータとし
てプロセッサーに送出される時に、２バイトデータのい
ずれががリードアドレスによって選択されて、プロセッ
サーに送出される。
Ｅ）によって、メモリ１から２ハイドのデータが読み出
され、ＥＣＣ回路２に入力され、エラーチェックが行わ
れる。そして、１ビツトエラーが検出されなければ、そ
の侭データレジスタ３にセットされ、リードデータとし
てプロセッサーに送出される時に、２バイトデータのい
ずれががリードアドレスによって選択されて、プロセッ
サーに送出される。
若し、１ビツトエラーが検出されると、ＥＣＣ回路２に
よりシンドローム信号に従ったエラー訂正を行い、デー
タレジスタ３にセットする。その後再びＥＣＣ回路２に
戻され、チェックピントを付加し、メモリ１にメモリラ
イトパルス（ＷＥ）によって再書き込みが行われる。
よりシンドローム信号に従ったエラー訂正を行い、デー
タレジスタ３にセットする。その後再びＥＣＣ回路２に
戻され、チェックピントを付加し、メモリ１にメモリラ
イトパルス（ＷＥ）によって再書き込みが行われる。
本発明は、このリードアクセス時において、１ビツトエ
ラー発生時の再書き込み動作に関連している。
ラー発生時の再書き込み動作に関連している。
■ライト動作ニ
ライトアクセスが行われると、リード動作の時と同じよ
うにして、先ずメモリリードパルス（１？Ｅ）によって
、メモリ１から２バイトのデータが読み出され、ＥＣＣ
回路２に入力され、エラーチェックが行われる。そして
、エラーが検出されなければ、その侭テータレジスク３
にセントされる。
うにして、先ずメモリリードパルス（１？Ｅ）によって
、メモリ１から２バイトのデータが読み出され、ＥＣＣ
回路２に入力され、エラーチェックが行われる。そして
、エラーが検出されなければ、その侭テータレジスク３
にセントされる。
この後、１バイト幅のライトデータがプロセンサーから
送出されてきて、データレジスタ３において、ライトア
ドレスに従って、データレジスタ３にセットされている
上記２バイトデータのいずれかの１バイトデータに対し
て、パーシャルライトが行われる。
送出されてきて、データレジスタ３において、ライトア
ドレスに従って、データレジスタ３にセットされている
上記２バイトデータのいずれかの１バイトデータに対し
て、パーシャルライトが行われる。
パーシャルライトが行われた結果のデータは、ＥＣＣ回
路２に送出され、チェックビットが付加されて、メモリ
１に書き込みが行われる。
路２に送出され、チェックビットが付加されて、メモリ
１に書き込みが行われる。
本発明は、■メモリサイクルがリードサイクルとライト
サイクルで構成されている記憶装置において、このライ
ト動作がリードサイクルにおいて一度データを読み出し
く従って、リード動作と同じである）、パーシャルライ
トを行った後ＥＣＣ回路２を通してチェックビットを付
加して、次のライトサイクルにおいてメモリ１に書き込
む動作であることに着目してなされたものであり、本発
明を実施してもメモリアクセスタイムが替わらない所に
特徴がある。
サイクルで構成されている記憶装置において、このライ
ト動作がリードサイクルにおいて一度データを読み出し
く従って、リード動作と同じである）、パーシャルライ
トを行った後ＥＣＣ回路２を通してチェックビットを付
加して、次のライトサイクルにおいてメモリ１に書き込
む動作であることに着目してなされたものであり、本発
明を実施してもメモリアクセスタイムが替わらない所に
特徴がある。
このライト動作において、リードサイクルで１ビツトエ
ラーが検出された時は、■で説明したように、ＥＣＣ回
路２により訂正されたデータをデータレジスタ３にセン
トし、そのデータとライトデータで、上記パーシャルラ
イトを行うように制御される。
ラーが検出された時は、■で説明したように、ＥＣＣ回
路２により訂正されたデータをデータレジスタ３にセン
トし、そのデータとライトデータで、上記パーシャルラ
イトを行うように制御される。
次に、第１図を参照しながら第２図によって、本発明を
実施した場合の動作を説明する。
実施した場合の動作を説明する。
前述のようにして、リードアクセスを行うと、メモリ１
からリードデータ（データ＋チェックビット）が出力さ
れ、ＥＣＣ回路２に入力される。ＥＣＣ回路２において
は、入力されたデータから作成したチェックビットと、
入力されたチェックビットを比較し、シンドローム（＊
ＳＯ〜＊Ｓ５）を作成しエラーチェック （１ビツトエ
ラー、２ビツトエラー）が行われる。若し、１ピントエ
ラーが検出されると、シンドロームに従いエラーの訂正
が行われレジスタ３にセントされる。
からリードデータ（データ＋チェックビット）が出力さ
れ、ＥＣＣ回路２に入力される。ＥＣＣ回路２において
は、入力されたデータから作成したチェックビットと、
入力されたチェックビットを比較し、シンドローム（＊
ＳＯ〜＊Ｓ５）を作成しエラーチェック （１ビツトエ
ラー、２ビツトエラー）が行われる。若し、１ピントエ
ラーが検出されると、シンドロームに従いエラーの訂正
が行われレジスタ３にセントされる。
この時、シンドローム（＊ＳＯ〜＊Ｓ５）について、論
理積回路４〜６で論理積がとられるが、＊ＳＯ〜＊Ｓ５
はいずれも一信号であるので、エラーが無ければ論理積
回路６の出力は１となるが、１ピントエラーがあれば、
該出力はＯとなり、ナンド回路７の出力を１とするよう
に動作する。
理積回路４〜６で論理積がとられるが、＊ＳＯ〜＊Ｓ５
はいずれも一信号であるので、エラーが無ければ論理積
回路６の出力は１となるが、１ピントエラーがあれば、
該出力はＯとなり、ナンド回路７の出力を１とするよう
に動作する。
従って、論理積回路８において、ＤＢＥ信号がなければ
（即ち、２ビツトエラーでなければ） ＣＥＴ３のタイ
ミングで、メモリライトパルス（ＷＥ）を出力し、レジ
スタ３のデータが再びＥＣＣ回路２に戻され、そのＥＣ
Ｃ回路２の出力（即ち、データ＋チェックビット）をメ
モリ１に書き込むように動作する。
（即ち、２ビツトエラーでなければ） ＣＥＴ３のタイ
ミングで、メモリライトパルス（ＷＥ）を出力し、レジ
スタ３のデータが再びＥＣＣ回路２に戻され、そのＥＣ
Ｃ回路２の出力（即ち、データ＋チェックビット）をメ
モリ１に書き込むように動作する。
若し、ＥＣＣ回路２においてエラーが検出されなければ
、シンドローム（＊ＳＯ〜＊Ｓ５）は総て１となるので
、論理積回路４．５の論理積がとれ、結果として論理積
回路６の論理積がとれ、ナンド回路７は、ＭＲＤのタイ
ミングにおいて、０信号となり論理積回路８を閉塞して
、メモリライトパルスｌを抑止し、ライトサイクルを動
作させないように動作する。
、シンドローム（＊ＳＯ〜＊Ｓ５）は総て１となるので
、論理積回路４．５の論理積がとれ、結果として論理積
回路６の論理積がとれ、ナンド回路７は、ＭＲＤのタイ
ミングにおいて、０信号となり論理積回路８を閉塞して
、メモリライトパルスｌを抑止し、ライトサイクルを動
作させないように動作する。
２ビツトエラーの時も、ＤＢＥ信号によって論理積回路
８を閉塞するように動作するので、メモリライトパルス
ＨＥＲ抑止され、１ビツトエラーの時のような書き込み
は行われない。然して、この場合はＥＣＣ回路２によっ
ても訂正できないエラーであるので、該アクセスのりト
ライを行うか、或いは割り込み処理によって記憶装置を
切り替える等の処理を行う必要がある。
８を閉塞するように動作するので、メモリライトパルス
ＨＥＲ抑止され、１ビツトエラーの時のような書き込み
は行われない。然して、この場合はＥＣＣ回路２によっ
ても訂正できないエラーであるので、該アクセスのりト
ライを行うか、或いは割り込み処理によって記憶装置を
切り替える等の処理を行う必要がある。
尚、上記のメモリライトタイミングＣＥＴ３はメモリ１
に対するリード、ライトサイクルに拘わらず、常にタイ
ミングを与えている。そして、コレクトデータのライト
タイミング（上記ＷＥ倍信号は通常のライトサイクル時
のライトタイミングと同じタイミングである。
に対するリード、ライトサイクルに拘わらず、常にタイ
ミングを与えている。そして、コレクトデータのライト
タイミング（上記ＷＥ倍信号は通常のライトサイクル時
のライトタイミングと同じタイミングである。
このようにして、本発明を実施した場合、リードアクセ
スにおいて、１ビツトエラーが発生すると、ＥＣＣ回路
２で訂正され、データレジスタ３にセットされた後、再
びＥＣＣ回路２でチェックビットが付加されて、通常の
ライトタイミングでメモリ１に再書き込みを行うように
動作するのである。
スにおいて、１ビツトエラーが発生すると、ＥＣＣ回路
２で訂正され、データレジスタ３にセットされた後、再
びＥＣＣ回路２でチェックビットが付加されて、通常の
ライトタイミングでメモリ１に再書き込みを行うように
動作するのである。
以上の動作をタイムチャートで示したものが第３図であ
って、ＨＥはメモリリードパルス、ＷＥはメモリライト
パルスを示している。
って、ＨＥはメモリリードパルス、ＷＥはメモリライト
パルスを示している。
この図において、リード、ライトで示したサイクルは通
常のリード動作、ライト動作のタイムチャートを示して
いるが、リード（エラー有り）で示した動作が本発明を
実施した場合の動作であり、図から明らか如くリード動
作であるにも拘わらず、エラー訂正後の書き込み動作の
為にメモリライトの有無に拘わらず１メモリサイクルが
同じであることが理解できる。
常のリード動作、ライト動作のタイムチャートを示して
いるが、リード（エラー有り）で示した動作が本発明を
実施した場合の動作であり、図から明らか如くリード動
作であるにも拘わらず、エラー訂正後の書き込み動作の
為にメモリライトの有無に拘わらず１メモリサイクルが
同じであることが理解できる。
（ｇ） 発明の効果
以上、詳細に説明したように、本発明のメモリエラー訂
正方式は、ＥＣＣ回路を有し１メモリサイクルがリード
サイクルとライトサイクルで構成される記憶装置におい
て、リードアクセスでリードサイクル中に１ビツトエラ
ーが検出された時、ＥＣＣ回路で該エラーを訂正したデ
ータを次のライトサイクル中に再書き込みを行うように
制御されるので、従来のメモリパトロール機能を包含す
ることができ、メモリパトロールによるプロセツサーの
オーバヘッドを削減できる効果がある。
正方式は、ＥＣＣ回路を有し１メモリサイクルがリード
サイクルとライトサイクルで構成される記憶装置におい
て、リードアクセスでリードサイクル中に１ビツトエラ
ーが検出された時、ＥＣＣ回路で該エラーを訂正したデ
ータを次のライトサイクル中に再書き込みを行うように
制御されるので、従来のメモリパトロール機能を包含す
ることができ、メモリパトロールによるプロセツサーの
オーバヘッドを削減できる効果がある。
第１図は本発明を適用した記憶装置のメモリ制御部をブ
ロック図で示した図、第２図は本発明の一実施例を示し
た図、第３図が本発明を実施した場合の動作をタイムチ
ャートで示した図である。 図面において、１はメモリ、２はＥＣＣ回路、３はデー
タレジスタ、５Ｏ−３５はシンドローム、 ＭＲＩＩは
メモリリードサイクル、 ＣＢｒ４はメモリライトタイ
ミング、 ＤＢＥは２ピント工ラー信号、 ＷＥはメモ
リライトパルス、 ＲＥはメモリリードパルス、をそれ
ぞれ示す。 峯 ２ 区 第 ３ 図
ロック図で示した図、第２図は本発明の一実施例を示し
た図、第３図が本発明を実施した場合の動作をタイムチ
ャートで示した図である。 図面において、１はメモリ、２はＥＣＣ回路、３はデー
タレジスタ、５Ｏ−３５はシンドローム、 ＭＲＩＩは
メモリリードサイクル、 ＣＢｒ４はメモリライトタイ
ミング、 ＤＢＥは２ピント工ラー信号、 ＷＥはメモ
リライトパルス、 ＲＥはメモリリードパルス、をそれ
ぞれ示す。 峯 ２ 区 第 ３ 図
Claims (1)
- 誤り訂正符号論理機構を具備し、ｌメモリサイクルをリ
ードサイクルとライトサイクルで構成した記憶装置にお
いて、読み取りデータに１ビツトエラーが検出された場
合、該データを上記誤り訂正符号論理機構によって訂正
し、次のライトサイクル中に、該訂正データを書き込む
ようにしたことを特徴とするメモリエラー訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149865A JPS6041151A (ja) | 1983-08-17 | 1983-08-17 | メモリエラ−訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149865A JPS6041151A (ja) | 1983-08-17 | 1983-08-17 | メモリエラ−訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041151A true JPS6041151A (ja) | 1985-03-04 |
Family
ID=15484342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149865A Pending JPS6041151A (ja) | 1983-08-17 | 1983-08-17 | メモリエラ−訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298457A (ja) * | 1987-05-28 | 1988-12-06 | Yokogawa Electric Corp | 誤り検出・訂正・修復回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432031A (en) * | 1977-08-17 | 1979-03-09 | Hitachi Ltd | Error detection correcting device |
-
1983
- 1983-08-17 JP JP58149865A patent/JPS6041151A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432031A (en) * | 1977-08-17 | 1979-03-09 | Hitachi Ltd | Error detection correcting device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298457A (ja) * | 1987-05-28 | 1988-12-06 | Yokogawa Electric Corp | 誤り検出・訂正・修復回路 |
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