JPH04233052A - 二重化メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵの主記憶部に利
用される二重化メモリ装置に関し、さらに詳しくは、信
頼性を向上させるために、アドレスを共有する二重化し
た記憶部を備え、ＣＰＵからの書込みデータ及びパリテ
ィビットを二重化した記憶部に与えるように構成すると
共に、エラーが発生した場合、次の読出しサイクルを利
用してそのエラーが修正できるようにした二重化メモリ
装置に関する。

【０００２】

【従来の技術】最近、大規模容量の半導体メモリが実用
化されるようになってきている。この様な半導体メモリ
装置において、その信頼性を向上させるために、従来よ
り、ＥＣＣ（エラーコレクティングコード）を付加して
、例えば１ビット（ｂｉｔ）エラーを修正し、２ビット
エラーを検出できる機能（ＳＥＣＤＥＤ機能）を持たせ
るようにすることが一般的に行われている。

【０００３】

【発明が解決しようとする課題】この様なＥＣＣを付加
して信頼性を向上させるようにした半導体メモリ装置に
おいては、以下のような問題点がある。 （ａ）　１ビットエラー発生時の修正動作に時間がかか
るため、ＣＰＵからメモリ装置へ読出し動作を行った場
合の応答信号を遅らせる工夫が必要になる。 （ｂ）　バイト単位でアクセスが行われるＣＰＵの記憶
装置である場合、チェックビットの量を減らすために、
ワード単位あるいはロングワード単位でチェックビット
を作成することが行われるが、この場合、バイト単位で
の書込み動作に際して、ＣＰＵはワード単位またはロン
グワード単位の読出し動作を一旦行って、その中で該当
の書込みデータに変更した後、ワードまたはロングワー
ドとしてのチェックビットを作成して書込みを行うよう
にする必要があり、パフォーマンスが低下する。本発明
は、これらの点に鑑みてなされたもので、エラーが発生
した場合、そのエラーが発生したメモリ部のアドレスの
データを迅速に正常なデータに書替える機能を付加し、
ＣＰＵのパフォーマンスを低下させないで、メモリ部の
信頼性を向上できるようにした二重化メモリ装置を実現
することを目的とする。

【０００４】

【課題を解決するための手段】この様な課題を解決する
本発明は、マイクロプロセッサと、アドレスを共有する
第１のメモリ部と第２のメモリ部と、前記マイクロプロ
セッサ側からの書込みデータ及びパリティビットを前記
第１及び第２のメモリ部の両方に伝達するバッファゲー
トと、マイクロプロセッサからの読出し動作により前記
第１のメモリ部から読み出されるデータ及びパリティビ
ットを入力し、読出し時にパリティチェックを実施する
第１のパリティチェッカと、マイクロプロセッサからの
読出し動作により前記第２のメモリ部から読み出される
データ及びパリティビットを入力し、読出し時にパリテ
ィチェックを実施する第２のパリティチェッカと、第１
のメモリ部からの読出しデータおよびパリティビットと
、第２のメモリ部からの読出しデータとパリティビット
とをそれぞれ入力し、前記第１のパリティチェッカの出
力が正常を示すときは、第１のメモリ部からの出力を選
択し、前記第１のパリティチェッカの出力がエラーを示
すときは、第２のメモリ部からの出力を選択するセレク
タと、第２のパリティチェッカがエラーを検出したとき
前記第１のメモリ部からの読出し出力を保持する第１の
データレジスタと、第１のパリティチェッカがエラーを
検出したとき前記第２のメモリ部からの読出し出力を保
持する第２のデータレジスタと、前記第１，第２のパリ
ティチェッカのいずれかからエラーが検出されたとき当
該エラーアドレスを保持するアドレスレジスタと、エラ
ーが発生した次の読出しサイクルを利用し、エラーが発
生したメモリ部であって、アドレスレジスタに保持され
ているエラーアドレスに対して、前記第１，第２のデー
タレジスタのいずれかに保持されている正常の読出しデ
ータを書き込むエラー修正動作制御手段とを備えて構成
される。

【０００５】

【作用】第１のメモリ部と第２のメモリ部は、バッファ
ゲートを介して印加されるＣＰＵからの同じ書込みデー
タとパリティビットとを同じアドレスに記憶する。セレ
クタは、ＣＰＵからのデータ読出し時において、第１の
パリティチェッカからエラーが検出されたときだけ、第
２のメモリ部から読み出されたデータを選択して出力し
、正常を示すときは、第１のメモリ部からのデータを選
択して出力する。第１，第２のデータレジスタは、第１
，第２のパリティチェッカでエラーを検出したことを受
け、いずれかに正常なメモリ部からの読出しデータを保
持する。エラー修正動作制御手段は、エラーが発生した
次の読出しサイクルを利用して、アドレスレジスタに保
持されているエラーが検出されたメモリ部のエラーアド
レスに対して、第１，第２のデータレジスタのいずれか
に保持されている正常のデータを書き込む。これにより
、次に同じアドレスへの読出し時におけるエラー発生を
未然に防止でき、メモリ素子の信頼性を大巾に改善する
ことが可能となる。

【０００６】

【実施例】＜実施例＞ 以下図面を用いて、本発明の実施例を詳細に説明する。 図１は、本発明の一実施例を示す構成ブロック図である
。図において、１００はマイクロプロセッサ、１０１は
パリティチェック用のパリティビットを発生したり、パ
リティチェックを行うパリティチェッカジェネレータで
ある。１と２はマイクロプロセッサ１００によってアク
セスされる第１のメモリ部と第２のメモリ部である。 これらの第１，第２のメモリ部１，２は、アドレスを共
有しており、いずれもデータ格納用のデータ部１１，２
１と、パリティビット格納用のパリティビット部１２，
２２とを有している。１３，１４はマイクロプロセッサ
１００からの書込みデータ及びパリティチェッカジェネ
レータ１０１からのパリティビットを、第１及び第２の
メモリ部１，２の両方に伝達するバッファゲートである
。

【０００７】３１はマイクロプロセッサ１００からの読
出し動作により、第１のメモリ部１から読み出されるデ
ータ及びパリティビットを入力し、パリティチェックを
実施する第１のパリティチェッカ、３２はマイクロプロ
セッサ１００からの読出し動作により、第２のメモリ部
２から読み出されるデータ及びパリティビットを入力し
、パリティチェックを実施する第２のパリティチェッカ
である。

【０００８】４は第１のメモリ部１からの読出しデータ
およびパリティビットと、第２のメモリ部２からの読出
しデータとパリティビットとを入力し、第１のパリティ
チェッカ３１からのエラー信号状態に応じていずれかの
メモリ部からの出力を選択して出力するセレクタである
。このセレクタ４は、第１のパリティチェッカ３１から
の信号が正常を示すとき、第１のメモリ部１からの出力
を選択し、エラーを示すときは第２のメモリ部２からの
出力を選択し、メモリ回路ＭＭＵの入出力データ線ＤＢ
を介してＣＰＵ１００，パリティチェッカジェネレータ
１０１側に出力するように構成してある。なお、メモリ
回路ＭＭＵは、第１，第２のメモリ部１，２、第１，第
２のパリティチェッカ３１，３２、セレクタ４および書
込み用のバッファゲート１３，１４を含み、マイクロプ
ロセッサ１００から見ると、あたかも一つのメモリ回路
をアクセスしているかのように動作するように構成して
ある。

【０００９】５１は第２のパリティチェッカ３２がエラ
ーを検出したとき、第１のメモリ部１からの読出し出力
（データ）を保持する第１のデータレジスタ、５２は第
１のパリティチェッカ３１がエラーを検出したとき、第
２のメモリ部２からの読出し出力を保持する第２のデー
タレジスタである。６は第１，第２のパリティチェッカ
３１，３２のいずれかでエラーが検出されたとき、その
時のエラーアドレスを保持するアドレスレジスタ、７は
エラーが発生した次の読出しサイクルを利用し、エラー
が発生したメモリ部であって、アドレスレジスタに保持
されているエラーアドレスに対して、第１，第２のデー
タレジスタのいずれかに保持されている正常の読出しデ
ータを書き込むエラー修正動作制御手段、８はエラーが
発生した次の読出しサイクルにおいて、エラー修正動作
制御手段７からの制御信号でアドレスレジスタ８からの
アドレス信号をエラーが発生したメモリ部側に与えるア
ドレスセレクタである。

【００１０】この様に構成した装置の動作を、ＣＰＵ１
００からメモリ回路ＭＭＵへの読出し動作と、ＣＰＵ１
００からメモリ回路ＭＭＵへの書込み動作とに分けて次
に説明する。（ＣＰＵからメモリ回路への読出し動作）
二重化メモリ回路ＭＭＵは、ＣＰＵ１００からの読出し
動作を受けると、第１，第２のメモリ部１，２の両者に
対して読出し動作を起動する。これにより、第１，第２
のメモリ部１，２において、各データ部１１，２１、各
パリティビット部１２，２２から読出された出力データ
，パリティデータは、それぞれセレクタ４に印加される
。また、第１のメモリ部１から読出された出力データお
よびパリティデータは、第１のパリティチェッカ３１に
印加され、ここでチェックされる。同様に第２のメモリ
部２から読出された出力データおよびパリティデータは
、第２のパリティチェッカ３２に印加され、ここでチェ
ックされる。そして、第１のパリティチェッカ３１のチ
ェック結果が正常を示す場合、セレクタ４は第１のメモ
リ部１からの読出しデータを選択し、エラーを示す場合
は、第２のメモリ部２からの読出しデータを選択し、Ｃ
ＰＵ１００に出力する。ＣＰＵ１００は、セレクタ４で
選択された第１のメモリ部１または第２のメモリ部２か
らの読出しデータを受け、この内容をパリティチェッカ
ジェネレータ１０１にてチェックし、エラーがなければ
、その内容を読込んで所定の処理を行い、エラーが発見
されれば、所定のエラー処理を実行する。この様な動作
により、もし第１のメモリ部１に故障があったとしても
、第２のメモリ部２の同じ番地にエラーがない限り正常
動作が継続され、高い信頼性を維持させることができる
。なお、応答速度に関して、パリティチェックのみを行
う従来のメモリ装置に比べ、本発明の装置においてはセ
レクタ４が介在される点が異なっているが、一般に大容
量メモリの出力部には、バッファドライバが介在してお
り、従来装置と全く変わらない。

【００１１】一方、例えば第１のメモリ部１から読み出
されたデータでエラーが検出された場合、第１のパリテ
ィチェッカ３１がこれを検出し、ここからのエラー信号
ＥＲＲ１は、セレクタ４に印加されている外に、第２の
データレジスタ５２にも印加される。第２のデータレジ
スタ５２は、このエラー信号ＥＲＲ１を受けて、第２の
メモリ部２から読み出された正常のデータを保持する。 第２のメモリ部２から読み出されたデータでエラーが検
出された場合は、第２のパリティチェッカ３２からのエ
ラー信号ＥＲＲ２を受けて、第１のデータレジスタ５１
は、第１のメモリ部１から読み出された正常のデータを
保持する。また、アドレスレジスタ６は、エラーが検出
されたときのアドレス（エラーアドレス）を保持する。

【００１２】エラー修正動作制御手段７は、エラーが検
出された次の読出しサイクルにおいて、第１，第２のデ
ータレジスタ５１，５２、アドレスレジスタ６，アドレ
スセレクタ８にそれぞれ制御信号を送り、アドレスレジ
スタ６に保持されているエラーアドレスを、アドレスセ
レクタ８を介してエラーが発生したメモリ部側に与える
と共に、そのエラーアドレスに、第１，第２のいずれか
のデータレジスタに保持されている正常なデータを書き
込む。これにより、メモリ部でのエラーデータは、迅速
に正しいデータに修正される。なお、このエラー修正動
作時において、エラー修正動作制御手段７は、第１のメ
モリ部１のエラー修正動作であれば、第１のパリティチ
ェッカ３１のエラー信号ＥＲＲ１をアクティブにし、第
２のメモリ部２のエラー修正動作であれば、エラー信号
ＥＲＲ１をインアクティブして、修正動作をしていない
メモリ部からのデータがセレクタ４を介してＣＰＵ側に
出力されるようにしている。

【００１３】（ＣＰＵからメモリ部への書込み動作）Ｃ
ＰＵ１００からの書込みデータは、パリティチェッカジ
ェネレータ１０１において、パリティビットが付加され
、二重化メモリ部ＭＭＵに伝達される。二重化メモリ部
ＭＭＵにおいて、ＣＰＵ１００からの書込み動作を受け
ると、書込み用のバッファゲート１３，１４が共に開い
て、パリティビットが付加されたＣＰＵ１００からの書
込みデータが、第１，第２のメモリ部１，２の両者の同
じアドレスに書込まれる。したがって、第１，第２のメ
モリ部１，２の内容（データ）の一致が、常に実現され
る。なお、図１の実施例において、第１のメモリ部と第
２のメモリ部とは、同じ性能のメモリを用いることを想
定したが、第２のメモリ部２からのデータはパリティチ
ェックを行わないので、そのメモリ素子を、第１のメモ
リ部１を構成しているメモリ素子のアクセス時間＋パリ
ティチェック時間程度のアクセス時間を持つ遅い性能の
もので構成するようにしてもよい。この場合、コストの
低減を図ることができる。

【００１４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、以下のような特長を有するメモリ装置を提供する
ことができる。 （ａ）　メモリ素子の故障は、その大半が１ビットエラ
ーであり、一方のメモリ部の故障に対して直ちに他方の
メモリ部からの出力に切替わるもので、メモリ部の信頼
性を大巾に向上できる。 （ｂ）　パリティチェックだけを実施しているメモリ装
置に比べて、同等のパフォーマンスが実現できる。 （ｃ）　パリティチェックだけを実施している従来のメ
モリ装置から本発明のメモリ装置へグレードアップする
変更は、第２のメモリ部とセレクタ等を付加するという
簡単な構成の変更でよく容易に行うことができる。 （ｄ）　エラーが発見された場合、そのエラーが検出さ
れたアドレスのデータが正しいデータに迅速に修正され
るので、より信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図である
。

【符号の説明】

１００　　マイクロプロセッサ １０１　　パリティチェッカジェネレータ１　　第１の
メモリ部 ２　　第２のメモリ部 １３，１４　　バッファゲート ３１，３２　　第１，第２のパリティチェッカ４　　セ
レクタ ５１，５２　　第１，第２のデータレジスタ６　　アド
レスレジスタ ７　　エラー修正動作制御手段 ８　　アドレスセレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、アドレスを共有す
   る第１のメモリ部と第２のメモリ部と、前記マイクロプ
   ロセッサ側からの書込みデータ及びパリティビットを前
   記第１及び第２のメモリ部の両方に伝達するバッファゲ
   ートと、マイクロプロセッサからの読出し動作により前
   記第１のメモリ部から読み出されるデータ及びパリティ
   ビットを入力し、読出し時にパリティチェックを実施す
   る第１のパリティチェッカと、マイクロプロセッサから
   の読出し動作により前記第２のメモリ部から読み出され
   るデータ及びパリティビットを入力し、読出し時にパリ
   ティチェックを実施する第２のパリティチェッカと、第
   １のメモリ部からの読出しデータおよびパリティビット
   と、第２のメモリ部からの読出しデータとパリティビッ
   トとをそれぞれ入力し、前記第１のパリティチェッカの
   出力が正常を示すときは、第１のメモリ部からの出力を
   選択し、前記第１のパリティチェッカの出力がエラーを
   示すときは、第２のメモリ部からの出力を選択するセレ
   クタと、第２のパリティチェッカがエラーを検出したと
   き前記第１のメモリ部からの読出し出力を保持する第１
   のデータレジスタと、第１のパリティチェッカがエラー
   を検出したとき前記第２のメモリ部からの読出し出力を
   保持する第２のデータレジスタと、前記第１，第２のパ
   リティチェッカのいずれかからエラーが検出されたとき
   当該エラーアドレスを保持するアドレスレジスタと、エ
   ラーが発生した次の読出しサイクルを利用し、エラーが
   発生したメモリ部であって、アドレスレジスタに保持さ
   れているエラーアドレスに対し、前記第１，第２のデー
   タレジスタのいずれかに保持されている正常の読出しデ
   ータを書き込むエラー修正動作制御手段とを備えた二重
   化メモリ装置。