JPH04233053A - 二重化メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵの主記憶部に利
用される二重化メモリ装置に関し、さらに詳しくは、ア
ドレスを共有する二重化した記憶部を備え、ＣＰＵのパ
フォーマンスの低下を発生させないで信頼性を向上させ
るようにした二重化メモリ装置に関する。

【０００２】

【従来の技術】最近、大規模容量の半導体メモリが実用
化されるようになってきている。この様な半導体メモリ
装置において、その信頼性を向上させるために、従来よ
り、ＥＣＣ（エラーコレクティングコード）を付加して
、例えば１ビット（ｂｉｔ）エラーを修正し、２ビット
エラーを検出できる機能（ＳＥＣＤＥＤ機能）を持たせ
るようにすることが一般的に行われている。

【０００３】

【発明が解決しようとする課題】この様なＥＣＣを付加
して信頼性を向上させるようにした半導体メモリ装置に
おいては、以下のような問題点がある。 （ａ）　１ビットエラー発生時の修正動作に時間がかか
るため、ＣＰＵからメモリ装置へ読出し動作を行った場
合の応答信号を遅らせる工夫が必要になる。 （ｂ）　バイト単位でアクセスが行われるＣＰＵの記憶
装置である場合、チェックビットの量を減らすために、
ワード単位あるいはロングワード単位でチェックビット
を作成することが行われるが、この場合、バイト単位で
の書込み動作に際して、ＣＰＵはワード単位またはロン
グワード単位の読出し動作を一旦行って、その中で該当
の書込みデータに変更した後、ワードまたはロングワー
ドとしてのチェックビットを作成して書込みを行うよう
にする必要があり、パフォーマンスが低下する。本発明
は、これらの点に鑑みてなされたもので、ＣＰＵのパフ
ォーマンスを低下させないで、メモリ部の信頼性を向上
できるようにした二重化メモリ装置を実現することを目
的とする。

【０００４】

【課題を解決するための手段】この様な課題を解決する
本発明は、マイクロプロセッサと、アドレスを共有する
第１のメモリ部と第２のメモリ部と、前記マイクロプロ
セッサ側からの書込みデータを前記第１及び第２のメモ
リ部の両方に伝達するバッファゲートと、マイクロプロ
セッサからの読出し動作により前記第１のメモリ部から
読み出されるデータ及びパリティビットを入力し、読出
し時にパリティチェックを実施し、書込み時にパリティ
ジェネレートを行う第１のパリティチェッカジェネレー
タと、　　マイクロプロセッサからの読出し動作により
前記第２のメモリ部から読み出されるデータ及びパリテ
ィビットを入力し、読出し時にパリティチェックを実施
し、書込み時にパリティジェネレートを行う第２のパリ
ティチェッカジェネレータと、　　第１のメモリ部から
の読出しデータと、第２のメモリ部からの読出しデータ
ととをそれぞれ入力し、前記第１のパリティチェッカジ
ェネレータの出力が正常を示すときは、第１のメモリ部
からの出力を選択し、前記第１のパリティチェッカジェ
ネレータの出力がエラーを示すときは、第２のメモリ部
からの出力を選択するセレクタと、前記第１，第２のパ
リティチェッカジェネレータのうちのいずれかのパリテ
ィチェック結果が正常を示す場合、マイクロプロセッサ
へ出力する応答信号をアクティブにする応答制御手段と
を設けて構成される。

【０００５】

【作用】第１のメモリ部と第２のメモリ部は、バッファ
ゲートを介して印加されるＣＰＵからの同じ書込みデー
タを同じアドレスに記憶する。セレクタは、ＣＰＵから
のデータ読出し時において、第１のパリティチェッカジ
ェネレータからエラーが検出されたときだけ、第２のメ
モリ部から読み出されたデータを選択して出力し、正常
を示すときは、第１のメモリ部からのデータを選択して
出力する。応答制御手段は、第１，第２のパリティチェ
ッカジェネレータからのチェック結果を入力していて、
これらのいずれかのパリティチェック結果が正常を示す
場合、マイクロプロセッサへ出力する応答信号をアクテ
ィブにする。マイクロプロセッサは応答信号がアクティ
ブの時セレクタを介して印加されるデータを読込む。

【０００６】

【実施例】＜実施例＞以下図面を用いて、本発明の実施
例を詳細に説明する。図１は、本発明の一実施例を示す
構成ブロック図である。図において、１００はマイクロ
プロセッサ、ＭＭＵはマイクロプロセッサ１００とデー
タバスＤＢを介して結ばれるメモリ回路である。このメ
モリ回路ＭＭＵにおいて、１と２は第１のメモリ部と第
２のメモリ部である。これらの第１，第２のメモリ部１
，２は、アドレスを共有しており、いずれもデータ格納
用のデータ部１１，２１と、パリティビット格納用のパ
リティビット部１２，２２とを有している。１３，１４
はマイクロプロセッサ１００からの書込みデータを、第
１及び第２のメモリ部１，２の両方に伝達するバッファ
ゲートである。

【０００７】３１はマイクロプロセッサ１００からの読
出し動作により、第１のメモリ部１から読み出されるデ
ータ及びパリティビットを入力し、読出し時にパリティ
チェックを実施し、書込み時にパリティジェネレートを
行う第１のパリティチェッカジェネレータ、３２はマイ
クロプロセッサ１００からの読出し動作により、第２の
メモリ部２から読み出されるデータ及びパリティビット
を入力し、読出し時にパリティチェックを実施し、書込
み時にパリティジェネレートを行う第２のパリティチェ
ッカジェネレータである。

【０００８】４は第１のメモリ部１からの読出しデータ
と、第２のメモリ部からの読出しデータととをそれぞれ
入力し、第１のパリティチェッカジェネレータ３１での
パリティチェック結果が正常を示すときは、第１のメモ
リ部１からの出力を選択し、第１のパリティチェッカジ
ェネレータ３１のパリィチェック結果がエラーを示すと
きは、第２のメモリ部２からの出力を選択するセレクタ
、５は第１，第２のパリティチェッカジェネレータ３１
，３２からのパリティチェック結果信号を入力し、これ
らのいずれかのパリティチェック結果が正常を示す場合
、マイクロプロセッサ１００へ出力する応答信号ＲＳＰ
をアクティブにする応答制御手段である。　　マイクロ
プロセッサ１００内において、１０１はデータバスを介
して印加されるメモリ回路ＭＭＵからの読出しデータを
応答信号ＲＳＰに応じて読込むデータ読込み手段である
。なお、メモリ回路ＭＭＵは、第１，第２のメモリ部１
，２、第１，第２のパリティチェッカジェネレータ３１
，３２、セレクタ４および書込み用のバッファゲート１
３，１４を含み、マイクロプロセッサ１００から見ると
、あたかも一つのメモリ回路をアクセスしているかのよ
うに動作するように構成してある。

【０００９】この様に構成した装置の動作を、ＣＰＵ１
００からメモリ回路ＭＭＵへの読出し動作と、ＣＰＵ１
００からメモリ回路ＭＭＵへの書込み動作とに分けて次
に説明する。 （ＣＰＵからメモリ回路への読出し動作）二重化メモリ
回路ＭＭＵは、ＣＰＵ１００からの読出し動作を受ける
と、第１，第２のメモリ部１，２の両者に対して読出し
動作を起動する。これにより、第１，第２のメモリ部１
，２において、各データ部１１，２１、各パリティビッ
ト部１２，２２から読出された出力データは、それぞれ
セレクタ４に印加される。また、第１のメモリ部１から
読出された出力データおよびパリティデータは、第１の
パリティチェッカジェネレータ３１に印加され、ここで
パリティがチェックされる。同様に第２のメモリ部２か
ら読出された出力データおよびパリティデータは、第２
のパリティチェッカジェネレータ３２に印加され、ここ
でパリィチェックされる。そして、第１のパリティチェ
ッカジェネレータ３１のチェック結果が正常を示す場合
、セレクタ４は第１のメモリ部１からの読出しデータを
選択し、エラーを示す場合は、第２のメモリ部２からの
読出しデータを選択し、マイクロプロセッサ１００に出
力する。

【００１０】マイクロプロセッサ１００は、読出し動作
の開始時にメモリ回路ＭＭＵの応答制御手段５に対して
、起動信号ＳＥＬを出力する。応答制御手段５はこの起
動信号を受け、第１，第２のパリティチェッカジェネレ
ータ３１，３２からのパリティチェック結果信号ＥＲＲ
１，ＥＲＲ２を監視し、これらの信号の少なくとも一方
が正常を示す場合、メモリ回路ＭＭＵからのデータ出力
を待って、マイクロプロセッサ１００に返す応答信号Ｒ
ＳＰをアクティブにする。マイクロプロセッサ１００内
のデータ読込み手段１０１は、このアクティブな応答信
号ＲＳＰを受けると、データバスＤＢ上に出力されてい
るメモリ回路ＭＭＵからのデータを読込む。第１，第２
のパリティチェッカジェネレータ３１，３２からのパリ
ティチェック結果信号ＥＲＲ１，ＥＲＲ２がいずれも正
常でないことを示す場合（エラーが検出された場合）、
応答制御手段５からは応答信号ＲＳＰが返らず、マイク
ロプロセッサ１００では、データを読込むことはせず、
やがてタイマがタイムアウトして、所定エラー処理を実
行する。この様な動作により、もし第１のメモリ部１に
故障があったとしても、第２のメモリ部２の同じ番地に
エラーがない限り正常動作が継続され、高い信頼性を維
持させることができる。なお、応答速度に関して、パリ
ティチェックのみを行う従来のメモリ装置に比べ、本発
明の装置においてはセレクタ４が介在される点が異なっ
ているが、一般に大容量メモリの出力部には、バッファ
ドライバが介在しており、従来装置と全く変わらない。

【００１１】（ＣＰＵからメモリ部への書込み動作）Ｃ
ＰＵ１００からの書込み動作は、書込みバッファゲート
１３，１４を共に開いて、書込みデータをメモリ回路Ｍ
ＭＵ側に伝えることで行われる。メモリ回路ＭＭＵにお
いて、第１，第２のパリティチェッカジェネレータ３１
，３２は、書込みデータを受け、これらから、パリティ
ビットが生成し、それらを各パリティビット部１２，２
２に書く込む。これにより、第１，第２の各メモリ部１
，２への書込みデータの一致が常に維持される。応答制
御手段５は、書込み動作のタイミングを取って応答信号
ＲＳＰをアクティブにする。なお、図１の実施例におい
て、第１のメモリ部と第２のメモリ部とは、同じ性能の
メモリを用いることを想定したが、第２のメモリ部２か
らのデータはパリティチェックを行わないので、そのメ
モリ素子を、第１のメモリ部１を構成しているメモリ素
子のアクセス時間＋パリティチェック時間程度のアクセ
ス時間を持つ遅い性能のもので構成するようにしてもよ
い。この場合、コストの低減を図ることができる。

【００１２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、以下のような特長を有するメモリ装置を提供する
ことができる。 （ａ）　メモリ素子の故障は、その大半が１ビットエラ
ーであり、一方のメモリ部の故障に対して直ちに他方の
メモリ部からの出力に切替わるもので、メモリ部の信頼
性を大巾に向上できる。 （ｂ）　パリティチェックだけを実施しているメモリ装
置に比べて、同等のパフォーマンスが実現できる。 （ｃ）　パリティチェックだけを実施している従来のメ
モリ装置から本発明のメモリ装置へグレードアップする
変更は、第２のメモリ部とセレクタ等を付加するという
簡単な構成の変更でよく容易に行うことができる。 （ｄ）　マイクロプロセッサ側やデータバス側にパリテ
ィチェックなどのデータエラーを検出する機能のないシ
ステムのメモリ装置として適用できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図である
。

【符号の説明】

１００　　マイクロプロセッサ １０１　　パリティチェッカジェネレータ１　　第１の
メモリ部 ２　　第２のメモリ部 １３，１４　　バッファゲート ３１，３２　　第１，第２のパリティチェッカ４　　セ
レクタ ５　　応答制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプロセッサと、アドレスを共有す
   る第１のメモリ部と第２のメモリ部と、前記マイクロプ
   ロセッサ側からの書込みデータを前記第１及び第２のメ
   モリ部の両方に伝達するバッファゲートと、マイクロプ
   ロセッサからの読出し動作により前記第１のメモリ部か
   ら読み出されるデータ及びパリティビットを入力し、読
   出し時にパリティチェックを実施し、書込み時にパリテ
   ィジェネレートを行う第１のパリティチェッカジェネレ
   ータと、　　マイクロプロセッサからの読出し動作によ
   り前記第２のメモリ部から読み出されるデータ及びパリ
   ティビットを入力し、読出し時にパリティチェックを実
   施し、書込み時にパリティジェネレートを行う第２のパ
   リティチェッカジェネレータと、　　第１のメモリ部か
   らの読出しデータと、第２のメモリ部からの読出しデー
   タととをそれぞれ入力し、前記第１のパリティチェッカ
   ジェネレータの出力が正常を示すときは、第１のメモリ
   部からの出力を選択し、前記第１のパリティチェッカジ
   ェネレータの出力がエラーを示すときは、第２のメモリ
   部からの出力を選択するセレクタと、前記第１，第２の
   パリティチェッカジェネレータのうちのいずれかのパリ
   ティチェック結果が正常を示す場合、マイクロプロセッ
   サへ出力する応答信号をアクティブにする応答制御手段
   とを設け、マイクロプロセッサは応答信号がアクティブ
   の時セレクタを介して印加されるデータを読込むことを
   特徴とする二重化メモリ装置。