JPS6040057B2 - メモリアドレスチエック方式 - Google Patents
メモリアドレスチエック方式Info
- Publication number
- JPS6040057B2 JPS6040057B2 JP56084949A JP8494981A JPS6040057B2 JP S6040057 B2 JPS6040057 B2 JP S6040057B2 JP 56084949 A JP56084949 A JP 56084949A JP 8494981 A JP8494981 A JP 8494981A JP S6040057 B2 JPS6040057 B2 JP S6040057B2
- Authority
- JP
- Japan
- Prior art keywords
- control device
- memory access
- memory
- access control
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメモリアレーに対しアドレス転送中の誤りをチ
ェックするとき、チェックビット生成時間をメモリアク
セス時間から除くことのできるアドレスチェック方式に
関する。
ェックするとき、チェックビット生成時間をメモリアク
セス時間から除くことのできるアドレスチェック方式に
関する。
従来この種アドレスチェック方式は第１図に示すように
なっている。
なっている。
即ちメモリアレーＭＡＲに対し、その読み書き領域を指
定してアクセスするためメモリアクセス制御装置ＭＡＣ
からアドレスを発するとき、中央処理装置等のアクセス
源ＭＣＵにおいて発生させたアドレス以外にメモリアク
セス制御装置ＭＡＣにおいてパリティビットを新たに発
生させ（パリティビット発生器ＰＧ使用）にそれを付加
してメモリアレーＭＡＲに転送していた。第２図はメモ
リアクセス制御装置ＭＡＣにおけるメモリアクセス時間
の機姓内容を示し、当初にパリティビット生層ＰＣを行
ない、次にアドレス転送ＡＤＴ、アレー内のアクセスＡ
ＡＣ、次にデータ転送ＤＴを行なって終る。第３図はァ
レーＭＡＲと制御装置ＭＡＣについての動作タイムチャ
ートで、発生されたパリティビットはアレーＭＡＲ起動
中時間的に並行してパリティチェックされる。若しパリ
ティエラーがあったとき、第３図図示のような時間関係
でエラー報告がされる。データ転送は「データアウト」
の時刻で終了する。第２図においてメモリアクセス時間
を調べるとできる限り短時間であることが望ましいが、
従来のシステムでは短縮できなかった。本発明の目的は
アドレスに対するチェックビット生成をメモリアレーに
おいて実行することによりメモリアクセス時間を短縮で
きるようにしたアドレスチェック方式を提供することに
ある。以下図面を示す本発明の実施例について説明する
。第４図に示すブロック構成図において、ＰＧはパリテ
ィビット発生器でメモリアレーＭＲＡに設けたアドレス
信号チェックビット発生装置，ＰＲＤは予想パリティビ
ット発生器で、メモリアクセス制御装置ＭＡ〇こ設けた
アドレス信号チェックビット予想装置，ＥＲＲは比較器
で２入力信号が一致してないときエラー信号をアクセス
源ＭＣＵ‘こ送出するものである。アクセス源ＭＣＵに
おいて発生されたアドレスＡＤＲＳ例えば１６ビットは
メモリアクセス制御装置ＭＡＣに入力され、第４図の場
合はパリティビットを付けず素通りさせてアレーのアク
セスを開始させる。メモリアクセス制御装置ＭＡＣにお
いてはアドレス信号について予想パリティビット発生器
ＰＲＤがパリティビットを予想して発生し、比較器ＥＲ
Ｒの一方の入力とする。一方メモリアレーＭＡＲ内にお
いてはアドレスをレジス夕ＲＥＧに一旦格納してメモリ
アクセスと並行してパリティビット発生器ＰＧにより受
取ったアドレス信号に対するパリティビットを発生する
。
定してアクセスするためメモリアクセス制御装置ＭＡＣ
からアドレスを発するとき、中央処理装置等のアクセス
源ＭＣＵにおいて発生させたアドレス以外にメモリアク
セス制御装置ＭＡＣにおいてパリティビットを新たに発
生させ（パリティビット発生器ＰＧ使用）にそれを付加
してメモリアレーＭＡＲに転送していた。第２図はメモ
リアクセス制御装置ＭＡＣにおけるメモリアクセス時間
の機姓内容を示し、当初にパリティビット生層ＰＣを行
ない、次にアドレス転送ＡＤＴ、アレー内のアクセスＡ
ＡＣ、次にデータ転送ＤＴを行なって終る。第３図はァ
レーＭＡＲと制御装置ＭＡＣについての動作タイムチャ
ートで、発生されたパリティビットはアレーＭＡＲ起動
中時間的に並行してパリティチェックされる。若しパリ
ティエラーがあったとき、第３図図示のような時間関係
でエラー報告がされる。データ転送は「データアウト」
の時刻で終了する。第２図においてメモリアクセス時間
を調べるとできる限り短時間であることが望ましいが、
従来のシステムでは短縮できなかった。本発明の目的は
アドレスに対するチェックビット生成をメモリアレーに
おいて実行することによりメモリアクセス時間を短縮で
きるようにしたアドレスチェック方式を提供することに
ある。以下図面を示す本発明の実施例について説明する
。第４図に示すブロック構成図において、ＰＧはパリテ
ィビット発生器でメモリアレーＭＲＡに設けたアドレス
信号チェックビット発生装置，ＰＲＤは予想パリティビ
ット発生器で、メモリアクセス制御装置ＭＡ〇こ設けた
アドレス信号チェックビット予想装置，ＥＲＲは比較器
で２入力信号が一致してないときエラー信号をアクセス
源ＭＣＵ‘こ送出するものである。アクセス源ＭＣＵに
おいて発生されたアドレスＡＤＲＳ例えば１６ビットは
メモリアクセス制御装置ＭＡＣに入力され、第４図の場
合はパリティビットを付けず素通りさせてアレーのアク
セスを開始させる。メモリアクセス制御装置ＭＡＣにお
いてはアドレス信号について予想パリティビット発生器
ＰＲＤがパリティビットを予想して発生し、比較器ＥＲ
Ｒの一方の入力とする。一方メモリアレーＭＡＲ内にお
いてはアドレスをレジス夕ＲＥＧに一旦格納してメモリ
アクセスと並行してパリティビット発生器ＰＧにより受
取ったアドレス信号に対するパリティビットを発生する
。
そしてメモリアクセス制御装置ＭＡＣに返送し比較器Ｅ
ＲＲの他方の入力とする。ここで比較器ＥＲＲの両入力
が一致しているときはメモリアクセス制御装置ＭＡＣと
メモリアレーＭＡＲ間のアドレス転送が正常であったと
判定でき、若し一致してないときはアドレス転送に誤り
のあったことが判明する。第４図におけるメモリアクセ
ス時間の構成内容を第５図に示すと、第２図と比較しパ
リティビット生成に要する時間だけアクセス時間の短縮
されていることが判る。
ＲＲの他方の入力とする。ここで比較器ＥＲＲの両入力
が一致しているときはメモリアクセス制御装置ＭＡＣと
メモリアレーＭＡＲ間のアドレス転送が正常であったと
判定でき、若し一致してないときはアドレス転送に誤り
のあったことが判明する。第４図におけるメモリアクセ
ス時間の構成内容を第５図に示すと、第２図と比較しパ
リティビット生成に要する時間だけアクセス時間の短縮
されていることが判る。
第６図は第３図と対応した動作タイムチャートである。
第３図と比較するとパリティチェックを行なう場所がメ
モリアクセス制御装置ＭＡＣの側となっていることが異
なる。このようにして本発明によると簡易な構成でメモ
リアクセス制御装置におけるメモリアクセスタイムをパ
リティビット生成時間だけ短くすることができ、頻繁に
メモリアクセスするとき特に短縮効果が大となる。
モリアクセス制御装置ＭＡＣの側となっていることが異
なる。このようにして本発明によると簡易な構成でメモ
リアクセス制御装置におけるメモリアクセスタイムをパ
リティビット生成時間だけ短くすることができ、頻繁に
メモリアクセスするとき特に短縮効果が大となる。
第１図は従釆のメモリアドレスチェック方式を説明する
図、第２図，第３図は第１の動作説明図、第４図は本発
明の実施例のブロック構成図、第５図，第６図は第４図
の動作説明図である。 ＭＣＵ…アクセス源、ＭＡＣ…メモリアクセス制御装置
、ＭＡＲ・・・メモリアレー、ＰＧ・・・パリティビッ
ト発生器、ＲＥＧ・・・レジス夕、ＰＲＤ・・・予想パ
リティビット発生器、ＦＲＲ・・・比較器、ＡＤＲＳ・
・・アドレスビツト。第２図 第３図 第５図 第６図 第１図 第４図
図、第２図，第３図は第１の動作説明図、第４図は本発
明の実施例のブロック構成図、第５図，第６図は第４図
の動作説明図である。 ＭＣＵ…アクセス源、ＭＡＣ…メモリアクセス制御装置
、ＭＡＲ・・・メモリアレー、ＰＧ・・・パリティビッ
ト発生器、ＲＥＧ・・・レジス夕、ＰＲＤ・・・予想パ
リティビット発生器、ＦＲＲ・・・比較器、ＡＤＲＳ・
・・アドレスビツト。第２図 第３図 第５図 第６図 第１図 第４図
Claims (1)
- １ メモリアレーに対しメモリアクセス制御装置から転
送するアドレスについてチエツクする方式において、メ
モリアレーにアドレス信号チエツクビツト発生装置を、
メモリアクセス制御装置にアドレス信号チエツクビツト
予想装置を設け、メモリアクセス制御装置はチエツクな
しでメモリアレーにアドレス信号を送り、メモリアレー
はアドレス信号のチエツクビツトを発生してメモリアク
セス制御装置に返送し、メモリアクセス制御装置におい
てチエツクビツト予想装置と比較し、メモリアクセス制
御装置とメモリアレー間ののアドレス転送誤りをチエツ
クすることを特徴とするメモリアドレスチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084949A JPS6040057B2 (ja) | 1981-06-04 | 1981-06-04 | メモリアドレスチエック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084949A JPS6040057B2 (ja) | 1981-06-04 | 1981-06-04 | メモリアドレスチエック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57200998A JPS57200998A (en) | 1982-12-09 |
| JPS6040057B2 true JPS6040057B2 (ja) | 1985-09-09 |
Family
ID=13844882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56084949A Expired JPS6040057B2 (ja) | 1981-06-04 | 1981-06-04 | メモリアドレスチエック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040057B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799222A (en) * | 1987-01-07 | 1989-01-17 | Honeywell Bull Inc. | Address transform method and apparatus for transferring addresses |
| JPS6413657A (en) * | 1987-07-07 | 1989-01-18 | Yokogawa Electric Corp | Dram access control device |
-
1981
- 1981-06-04 JP JP56084949A patent/JPS6040057B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57200998A (en) | 1982-12-09 |
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