JP2588903B2 - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JP2588903B2 JP2588903B2 JP62235556A JP23555687A JP2588903B2 JP 2588903 B2 JP2588903 B2 JP 2588903B2 JP 62235556 A JP62235556 A JP 62235556A JP 23555687 A JP23555687 A JP 23555687A JP 2588903 B2 JP2588903 B2 JP 2588903B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- parity
- select signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 ［概要］ RAS機能を備えた装置間インタフェースを少なくとも
１つ有したデータ処理装置に関し、 RAS機能確認の手続が簡単に行えるようにすることを
目的とし、 アドレス空間に割付けられ、且つRAS機能を備えた装
置間インタフェースを少なくとも１つ有したデータ処理
装置において、データ処理装置から出力されたアドレス
を入力し、このアドレスをデコードしてRAS機能確認用
アドレス空間であることを示す第１のセレクト信号を出
力する第１のデコード回路と、予め決められた所定の変
換アドレスが格納された変換アドレスレジスタと、第１
のセレクト信号に応じてデータ処理装置からのアドレス
を変換アドレスレジスタからの変換アドレスによって一
部変換するアドレス変換回路と、このアドレス変換回路
で変換されたアドレスをデコードしそのアドレスが主記
憶空間であることを示す第２のセレクト信号か、そのア
ドレスがパリティの付加されたインタフェース領域であ
ることを示す第３のセレクト信号かを出力する第２のデ
コード回路と、第１のセレクト信号と第２のセレクト信
号とを入力しECCモディファイ信号を出力するアンド回
路と、第１のセレクト信号と第３のセレクト信号とを入
力しパリティモディファイ信号を出力するアンド回路と
を設けて構成する。
１つ有したデータ処理装置に関し、 RAS機能確認の手続が簡単に行えるようにすることを
目的とし、 アドレス空間に割付けられ、且つRAS機能を備えた装
置間インタフェースを少なくとも１つ有したデータ処理
装置において、データ処理装置から出力されたアドレス
を入力し、このアドレスをデコードしてRAS機能確認用
アドレス空間であることを示す第１のセレクト信号を出
力する第１のデコード回路と、予め決められた所定の変
換アドレスが格納された変換アドレスレジスタと、第１
のセレクト信号に応じてデータ処理装置からのアドレス
を変換アドレスレジスタからの変換アドレスによって一
部変換するアドレス変換回路と、このアドレス変換回路
で変換されたアドレスをデコードしそのアドレスが主記
憶空間であることを示す第２のセレクト信号か、そのア
ドレスがパリティの付加されたインタフェース領域であ
ることを示す第３のセレクト信号かを出力する第２のデ
コード回路と、第１のセレクト信号と第２のセレクト信
号とを入力しECCモディファイ信号を出力するアンド回
路と、第１のセレクト信号と第３のセレクト信号とを入
力しパリティモディファイ信号を出力するアンド回路と
を設けて構成する。
［産業上の利用分野］ 本発明は、RAS（Reliability,Availability,Servicea
blity）機能を備えた装置間インタフェースを少なくと
も１つ有したデータ処理システムに関し、更に詳しく
は、保守及び試験時にRAS機能を簡単に確認できる保守
・試験用アドレス変換手段を有したデータ処理システム
に関する。
blity）機能を備えた装置間インタフェースを少なくと
も１つ有したデータ処理システムに関し、更に詳しく
は、保守及び試験時にRAS機能を簡単に確認できる保守
・試験用アドレス変換手段を有したデータ処理システム
に関する。
高信頼性を要求されるデータ処理システムでは、その
システムに接続された各種装置をアクセスする際、RAS
機能としてデータパリティ，アドレスパリティ或いはEC
C（Error Correcting Code）等の冗長ビットの付加を
行っている。このようなデータ処理システムにおいて
は、保守及び試験時にそのRAS機能を簡単に確認できる
手段を備えることが望まれる。
システムに接続された各種装置をアクセスする際、RAS
機能としてデータパリティ，アドレスパリティ或いはEC
C（Error Correcting Code）等の冗長ビットの付加を
行っている。このようなデータ処理システムにおいて
は、保守及び試験時にそのRAS機能を簡単に確認できる
手段を備えることが望まれる。
［従来の技術］ 第４図はECCの付加された主記憶装置間インタフェー
スを有する従来のデータ処理システムの構成ブロック図
である。図において、１はデータ処理装置、２はこのデ
ータ処理装置１によってアクセスされる主記憶装置で、
ECCジェネレート回路31,ECCチェックコレクト回路32を
介してデータ処理装置１に接続されている。4A,4Bは同
じくデータ処理装置１によってアクセスされるI/O制御
装置で、それぞれパリティジェネレート回路51,パリテ
ィチェック回路52を介してデータ処理装置１に接続され
ている。
スを有する従来のデータ処理システムの構成ブロック図
である。図において、１はデータ処理装置、２はこのデ
ータ処理装置１によってアクセスされる主記憶装置で、
ECCジェネレート回路31,ECCチェックコレクト回路32を
介してデータ処理装置１に接続されている。4A,4Bは同
じくデータ処理装置１によってアクセスされるI/O制御
装置で、それぞれパリティジェネレート回路51,パリテ
ィチェック回路52を介してデータ処理装置１に接続され
ている。
61は主記憶装置２のリード・ライトと、ECCビットの
リード・ライトを切り分けるためのフラッグで、ソフト
ウエアによって設定可能であって、ここからECCモディ
ファイ信号を、ECCジェネレート回路31及びECCチェック
コレクト回路32に出力するようになっている。
リード・ライトを切り分けるためのフラッグで、ソフト
ウエアによって設定可能であって、ここからECCモディ
ファイ信号を、ECCジェネレート回路31及びECCチェック
コレクト回路32に出力するようになっている。
71はI/O制御装置4A,4Bへのデータ転送と、パリティビ
ットを反転するデータ転送を切り分けるためのフラッグ
でソフトウエアによって設定可能であって、ここからデ
ータパリティモディファイ信号を、パリティジェネレー
ト回路51及びパリティエチェック回路52に出力するよう
になっている。
ットを反転するデータ転送を切り分けるためのフラッグ
でソフトウエアによって設定可能であって、ここからデ
ータパリティモディファイ信号を、パリティジェネレー
ト回路51及びパリティエチェック回路52に出力するよう
になっている。
このように構成された従来システムにおいて、ECCジ
ェネレート回路31による確認は次のような手順で行われ
る。
ェネレート回路31による確認は次のような手順で行われ
る。
主記憶装置２の任意のアドレスに任意のデータをライ
トする。
トする。
ECCモディファイビットのセットを行う。
でライトしたアドレスからECCビットのリードを行
う。
う。
ECCモディファイビットのリセットを行う。
でライトしたデータに対するECCビットの期待値
と、でリードしたECCビットの比較チェックを行う。
と、でリードしたECCビットの比較チェックを行う。
又、ECCチェックコレクト回路32による確認は次のよ
うな手順で行われる。
うな手順で行われる。
主記憶装置２の任意のアドレスに任意のデータをライ
トする。
トする。
ECCモディファイビットのセットを行う。
でライトしたアドレスに、同じくライトしたデータ
に対する期待するエラーを発生するECCビットをライト
する。
に対する期待するエラーを発生するECCビットをライト
する。
ECCモディファイビットのリセットを行う。
でライトしたアドレスからデータをリードする。
で期待したエラー通知が発生したか否かチェックす
る。
る。
期待したデータがリードできたか否かチェックする。
一方、データパリティの付加されたインタフェースを
有する各I/O制御装置4A,4Bとのデータ転送において、相
手装置のパリティチェック回路の動作確認は、次のよう
な手順で行われる。
有する各I/O制御装置4A,4Bとのデータ転送において、相
手装置のパリティチェック回路の動作確認は、次のよう
な手順で行われる。
データパリティモディファイビットをセットする。
対象位置に対して、データをライトする。
対象位置からの応答信号を確認する。
データパリティモディファイビットをリセットする。
尚、アドレスパリティの付加されたインタフェースに
対する制御においても、上記と同様の手順で行われる。
対する制御においても、上記と同様の手順で行われる。
［発明が解決しようとする問題点］ このような従来システムは、先ず、ECCジェネレート
回路31及びチェックコレクタ回路32による確認におい
て、ECCモデファイビットをセットした時点からリセッ
トするまでの期間は、主記憶装置２に対してデータのリ
ード及びライトができない。このため、RAS機能を確認
するプログラムは、主記憶装置２上に格納することはで
きないという問題点がある。又、ECCモディファイビッ
トがセットされている間に割込みプロセスが発生しない
ようにしなければならない。又、データパリティの付加
されたインタフェースを有する装置とのデータ転送にお
いて、相手装置のパリティチェック回路の動作確認にお
いては、データパリティモディファイビットがセットさ
れている期間は、そのインタフェースに接続されている
他の装置に対しても通常のデータ転送ができないという
問題点がある。
回路31及びチェックコレクタ回路32による確認におい
て、ECCモデファイビットをセットした時点からリセッ
トするまでの期間は、主記憶装置２に対してデータのリ
ード及びライトができない。このため、RAS機能を確認
するプログラムは、主記憶装置２上に格納することはで
きないという問題点がある。又、ECCモディファイビッ
トがセットされている間に割込みプロセスが発生しない
ようにしなければならない。又、データパリティの付加
されたインタフェースを有する装置とのデータ転送にお
いて、相手装置のパリティチェック回路の動作確認にお
いては、データパリティモディファイビットがセットさ
れている期間は、そのインタフェースに接続されている
他の装置に対しても通常のデータ転送ができないという
問題点がある。
例えば、装置Ａと装置Ｂが存在するシステムにおい
て、装置Ａのパリティチェックの確認をするため、デー
タパリティモディファイビットをセットしている間に、
リアルタイムに制御を行っている装置Ｂからデータ転送
要求が発生することが考えられる。この時、プログラム
がデータパリティモディファイビットをセットしたま
ま、装置Ｂに対してデータ転送を行うと、バリティが反
転されているため、装置Ｂに対する処理が以上となって
しまう。
て、装置Ａのパリティチェックの確認をするため、デー
タパリティモディファイビットをセットしている間に、
リアルタイムに制御を行っている装置Ｂからデータ転送
要求が発生することが考えられる。この時、プログラム
がデータパリティモディファイビットをセットしたま
ま、装置Ｂに対してデータ転送を行うと、バリティが反
転されているため、装置Ｂに対する処理が以上となって
しまう。
又、装置Ａがコンソール制御装置で、データ処理装置
１が装置Ａを介してコンソールを制御して、且つ、コン
ソールからデータ処理装置に対してデータ転送を依頼す
る機能を有している場合に、コンソールを介して他の装
置Ｂのデータパリティチェックの確認をするために、デ
ータパリティモディファイビットをセットすると、デー
タ処理装置は装置Ａをアクセスすることができなくな
り、コンソールも使用不可能な状態となってしまう。こ
のため、オペレータがコンソールからマニュアルでデー
タパリティチェック回路の確認ができなくなるという問
題点がある。
１が装置Ａを介してコンソールを制御して、且つ、コン
ソールからデータ処理装置に対してデータ転送を依頼す
る機能を有している場合に、コンソールを介して他の装
置Ｂのデータパリティチェックの確認をするために、デ
ータパリティモディファイビットをセットすると、デー
タ処理装置は装置Ａをアクセスすることができなくな
り、コンソールも使用不可能な状態となってしまう。こ
のため、オペレータがコンソールからマニュアルでデー
タパリティチェック回路の確認ができなくなるという問
題点がある。
本発明はこれらの点に鑑みてなされたものであって、
RAS機能確認の手続が簡単に行えるデータ処理システム
を提供することを目的としている。
RAS機能確認の手続が簡単に行えるデータ処理システム
を提供することを目的としている。
［問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。図におい
て、１はデータ処理装置、81はデータ処理装置１から出
力されたアドレスを入力し、このアドレスをデコードし
てRAS機能確認用アドレス空間であることを示す第１の
セレクト信号を出力する第１のデコード回路、91は変換
アドレスレジスタで、ここにはソフトウエアによって予
め決められた所定の変換アドレスが格納される。92は第
１のセレクト信号に応じてデータ処理装置１からのアド
レスを変換アドレスレジスタ91からの変換アドレスによ
って一部変換するアドレス変換回路、82はアドレス変換
回路92で変換されたアドレスをデコードし、そのアドレ
スが主記憶空間であることを示す第２のセレクト信号
か、そのアドレスがパリティの付加されたインタフェー
ス領域であることを示す第３のセレクト信号かを出力す
る第２のデコード回路、93は第１のセレクト信号と第２
のセレクト信号とを入力しECCモディファイ信号を出力
するアンド回路、94は第１のセレクト信号と第３のセレ
クト信号とを入力しパリティモディファイ信号を出力す
るアンド回路である。
て、１はデータ処理装置、81はデータ処理装置１から出
力されたアドレスを入力し、このアドレスをデコードし
てRAS機能確認用アドレス空間であることを示す第１の
セレクト信号を出力する第１のデコード回路、91は変換
アドレスレジスタで、ここにはソフトウエアによって予
め決められた所定の変換アドレスが格納される。92は第
１のセレクト信号に応じてデータ処理装置１からのアド
レスを変換アドレスレジスタ91からの変換アドレスによ
って一部変換するアドレス変換回路、82はアドレス変換
回路92で変換されたアドレスをデコードし、そのアドレ
スが主記憶空間であることを示す第２のセレクト信号
か、そのアドレスがパリティの付加されたインタフェー
ス領域であることを示す第３のセレクト信号かを出力す
る第２のデコード回路、93は第１のセレクト信号と第２
のセレクト信号とを入力しECCモディファイ信号を出力
するアンド回路、94は第１のセレクト信号と第３のセレ
クト信号とを入力しパリティモディファイ信号を出力す
るアンド回路である。
［作用］ 全アドレス空間の一部にRAS機能確認専用の空間が割
付けられており、データ処理装置１がその空間をアクセ
スすると、アドレスビットの一部が予め設定されている
変換アドレスレジスタ91の内容に変換され、更に、変換
されたアドレスがECCの付加された主記憶装置の領域を
示していれば、アンド回路93が開となり、ECCのモディ
ファイアクセスを行い、変換されたアドレスがパリティ
の付加されたインタフェース領域を示していれば、アン
ド回路93が開となり、パリティモディファイアクセスを
行う。
付けられており、データ処理装置１がその空間をアクセ
スすると、アドレスビットの一部が予め設定されている
変換アドレスレジスタ91の内容に変換され、更に、変換
されたアドレスがECCの付加された主記憶装置の領域を
示していれば、アンド回路93が開となり、ECCのモディ
ファイアクセスを行い、変換されたアドレスがパリティ
の付加されたインタフェース領域を示していれば、アン
ド回路93が開となり、パリティモディファイアクセスを
行う。
データ処理装置がRAS機能確認専用空間以外をアクセ
スする場合、アドレス変換をしない。
スする場合、アドレス変換をしない。
［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例の構成ブロック図である。
図において、第１図及び第４図の各部分と同じものには
同一符号を付して示す。図において、ABは例えば32ビッ
トのアドレスバス、DBは32ビットのデータバス、ATEは
アドレス変換イネーブルビット、APMはアドレスパリテ
ィモディファイビットであり、何れもソフトウエアによ
って設定される。又、アドレス変換レジスタ91に格納さ
れるアドレス変換データもソフトウエアによって設定さ
れる。
図において、第１図及び第４図の各部分と同じものには
同一符号を付して示す。図において、ABは例えば32ビッ
トのアドレスバス、DBは32ビットのデータバス、ATEは
アドレス変換イネーブルビット、APMはアドレスパリテ
ィモディファイビットであり、何れもソフトウエアによ
って設定される。又、アドレス変換レジスタ91に格納さ
れるアドレス変換データもソフトウエアによって設定さ
れる。
第３図は全アドレス空間の構成を示す概念図である。
アドレス空間は00000000〜7FFFFFFF番地（16進表示）に
ECCの付加された主記憶装置２が割付けられ、80000000
〜8000FFFF番地にデータパリティ、アドレスパリティの
付加されたインタフェースを介して装置Ａが、90000000
〜9000FFFF番地に同様のインタフェースを介して装置Ｂ
が割付けられ、更に、FFFF0000〜FFFFFFFF番地にRAS機
能確認用のアドレス空間（以下メンテナンス空間と呼
ぶ）が定義されている。
アドレス空間は00000000〜7FFFFFFF番地（16進表示）に
ECCの付加された主記憶装置２が割付けられ、80000000
〜8000FFFF番地にデータパリティ、アドレスパリティの
付加されたインタフェースを介して装置Ａが、90000000
〜9000FFFF番地に同様のインタフェースを介して装置Ｂ
が割付けられ、更に、FFFF0000〜FFFFFFFF番地にRAS機
能確認用のアドレス空間（以下メンテナンス空間と呼
ぶ）が定義されている。
このように構成した装置の動作を説明すれば、以下の
通りである。
通りである。
先ず、はじめにソフトウエアから主記憶装置２上の特
定のアドレスのECCビットをリードする場合、アドレス
変換レジスタ91にリードしたいアドレスの上位16ビット
を、又、アドレス変換イネーブルビットATEを“1"に、
アドレスパリティモディファイビットAPMを“0"にそれ
ぞれセットしておき、FFFF0000＋（リードしたいアドレ
スの下位16ビット）番地をリードする。そうすると、デ
ータ処理装置１から出力されるアドレスは、メンテナン
ス空間を示しているため、第１のデコード回路81から第
１のセレクト信号S1が出力される。アドレス変換回路92
は、この第１のセレクト信号S1を受け、データ処理装置
１から出力されるアドレスの上位16〜ビットをアドレス
変換レジスタ91の内容に変換する。この時変換されたア
ドレスは、主記憶装置領域を示しているため、第２のデ
コード回路82からは第２のセレクト信号S2が出力され
る。
定のアドレスのECCビットをリードする場合、アドレス
変換レジスタ91にリードしたいアドレスの上位16ビット
を、又、アドレス変換イネーブルビットATEを“1"に、
アドレスパリティモディファイビットAPMを“0"にそれ
ぞれセットしておき、FFFF0000＋（リードしたいアドレ
スの下位16ビット）番地をリードする。そうすると、デ
ータ処理装置１から出力されるアドレスは、メンテナン
ス空間を示しているため、第１のデコード回路81から第
１のセレクト信号S1が出力される。アドレス変換回路92
は、この第１のセレクト信号S1を受け、データ処理装置
１から出力されるアドレスの上位16〜ビットをアドレス
変換レジスタ91の内容に変換する。この時変換されたア
ドレスは、主記憶装置領域を示しているため、第２のデ
コード回路82からは第２のセレクト信号S2が出力され
る。
第１のセレクト信号S1と第２のセレクト信号S2が出力
されると、アンド回路93が開となり、ここからECCモデ
ィファイ信号が出力される。
されると、アンド回路93が開となり、ここからECCモデ
ィファイ信号が出力される。
ECCチェックコレクト回路32は、このモディファイ信
号を受け、主記憶装置２から出力された（データ＋EC
C）ビットのうち、ECCビットをデータ処理装置１に結合
する内部データバスDBに出力する。
号を受け、主記憶装置２から出力された（データ＋EC
C）ビットのうち、ECCビットをデータ処理装置１に結合
する内部データバスDBに出力する。
次に、主記憶装置２上の特定のアドレスにECCビット
のみをライトする場合について説明する。この場合、EC
Cビットのリードの場合と同様に、アドレス変換レジス
タ91,アドレス変換イネーブルビットATE,アドレスパリ
ティモディファイビットAPMを、ソフトウエアからセッ
トしておき、FFFF0000＋（ライトしたいアドレスの下位
16ビット）番地にライトしたいFCCビットをデータとし
てライトする。そうすると、先と同様にECCモディファ
イ信号がアンド回路から出力される。
のみをライトする場合について説明する。この場合、EC
Cビットのリードの場合と同様に、アドレス変換レジス
タ91,アドレス変換イネーブルビットATE,アドレスパリ
ティモディファイビットAPMを、ソフトウエアからセッ
トしておき、FFFF0000＋（ライトしたいアドレスの下位
16ビット）番地にライトしたいFCCビットをデータとし
てライトする。そうすると、先と同様にECCモディファ
イ信号がアンド回路から出力される。
ECCジェネレータ回路31は、このECCモディファイ信号
を受け、データ処理装置１から出力されたデータを、主
記憶装置２へのECCビットとして出力する。
を受け、データ処理装置１から出力されたデータを、主
記憶装置２へのECCビットとして出力する。
以上のように制御することによって、メンテナンス空
間をアクセスした時のみ、ECCを操作するアクセスが可
能となり、主記憶装置２として割付けた空間をアクセス
しても支障をきたすことはない。
間をアクセスした時のみ、ECCを操作するアクセスが可
能となり、主記憶装置２として割付けた空間をアクセス
しても支障をきたすことはない。
一方、例えば装置Ａに対してデータパリティビットを
反転してデータのライト転送を行う場合、装置Ａに割付
けられている空間のアドレスの上位16ビット「8000」を
アドレス変換レジスタ91にセットし、アドレス変換イネ
ーブルビットATEに“1"を、アドレスパリティモディフ
ァイビットAPMに“0"をそれぞれセットする。そして、F
FFF0000＋（ライトしたいアドレスの下位16ビット）番
地にデータをライトすると、第２のデコード回路82から
第３のセレクト信号S3が出力され、アンド回路94dが開
となり、ここから、データパリティモディファイ信号が
出力される。
反転してデータのライト転送を行う場合、装置Ａに割付
けられている空間のアドレスの上位16ビット「8000」を
アドレス変換レジスタ91にセットし、アドレス変換イネ
ーブルビットATEに“1"を、アドレスパリティモディフ
ァイビットAPMに“0"をそれぞれセットする。そして、F
FFF0000＋（ライトしたいアドレスの下位16ビット）番
地にデータをライトすると、第２のデコード回路82から
第３のセレクト信号S3が出力され、アンド回路94dが開
となり、ここから、データパリティモディファイ信号が
出力される。
こうすると、先と同様にしてECCモディファイ信号が
アンド回路から出力される。
アンド回路から出力される。
データパリティジェネレータ回路51dは、この信号を
受け、通常のパリティを反転して出力する。
受け、通常のパリティを反転して出力する。
又、この時、アドレスパリティモディファイビットAP
Mを“1"にセットしておくと、アンド回路94dが開とな
り、ここから、アドレスパリティモディファイ信号が出
力され、アドレスパリティジェネレート回路51aは、こ
の信号を受け、アドレスパリティを反転して出力する。
Mを“1"にセットしておくと、アンド回路94dが開とな
り、ここから、アドレスパリティモディファイ信号が出
力され、アドレスパリティジェネレート回路51aは、こ
の信号を受け、アドレスパリティを反転して出力する。
以上のように制御することによって、装置Ａのパリテ
ィチェック回路の確認を行っている間でも、自由に装置
Ｂの空間をアクセスすることが可能となる。
ィチェック回路の確認を行っている間でも、自由に装置
Ｂの空間をアクセスすることが可能となる。
［発明の効果］ 以上詳細に説明したように、本発明によれば、RAS機
能確認専用に設けたアドレス空間をアクセスすること
で、簡単にRAS機能を確認することができ、通常のアク
セスは、通常のRAS機能を付加してアクセスすることの
可能なデータ処理システムが提供できる。
能確認専用に設けたアドレス空間をアクセスすること
で、簡単にRAS機能を確認することができ、通常のアク
セスは、通常のRAS機能を付加してアクセスすることの
可能なデータ処理システムが提供できる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の構成ブロック図、 第３図はアドレス空間の構成を示す概念図、 第４図は従来システムの構成ブロック図である。 第１図は及び第２図において、 １はデータ処理装置、 ２は主記憶装置、 31はECCジェネレート回路、 32はECCチェックコレクト回路、 4A,4BはI/O制御装置、 51はパリティジェネレート回路、 52はパリティチェック回路、 81,82はデコード回路、 91は変換アドレス変換レジスタ、 92はアドレス変換回路、 93,94はアンド回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 一良 神奈川県大和市深見西４丁目２番49号 株式会社ピーエフユー大和工場内 (72)発明者 片倉 修 神奈川県大和市深見西４丁目２番49号 株式会社ピーエフユー大和工場内 (72)発明者 菅原 英幸 神奈川県大和市深見西４丁目２番49号 株式会社ピーエフユー大和工場内 (56)参考文献 特開 昭60−101649（ＪＰ，Ａ) 特開 昭59−36398（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アドレス空間に割付けられ、且つRAS機能
を備えた装置間インタフェースを少なくとも１つ有した
データ処理装置において、 データ処理装置（１）から出力されたアドレスを入力
し、このアドレスをデコードしてRAS機能確認用アドレ
ス空間であることを示す第１のセレクト信号を出力する
第１のデコード回路（81）と、 予め決められた所定の変換アドレスが格納された変換ア
ドレスレジスタ（91）と、 第１のセレクト信号に応じてデータ処理装置（１）から
のアドレスを変換アドレスレジスタ（91）からの変換ア
ドレスによって一部変換するアドレス変換回路（92）
と、 このアドレス変換回路（92）で変換されたアドレスをデ
コードしそのアドレスが主記憶空間であることを示す第
２のセレクト信号か、そのアドレスがパリティの付加さ
れたインタフェース領域であることを示す第３のセレク
ト信号かを出力する第２のデコード回路（82）と、 第１のセレクト信号と第２のセレクト信号とを入力しEC
Cモディファイ信号を出力するアンド回路（93）と、 第１のセレクト信号と第３のセレクト信号とを入力しパ
リティモディファイ信号を出力するアンド回路（94）と
を設けたことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235556A JP2588903B2 (ja) | 1987-09-18 | 1987-09-18 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235556A JP2588903B2 (ja) | 1987-09-18 | 1987-09-18 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476335A JPS6476335A (en) | 1989-03-22 |
| JP2588903B2 true JP2588903B2 (ja) | 1997-03-12 |
Family
ID=16987732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235556A Expired - Lifetime JP2588903B2 (ja) | 1987-09-18 | 1987-09-18 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588903B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7617367B2 (en) | 2006-06-27 | 2009-11-10 | International Business Machines Corporation | Memory system including a two-on-one link memory subsystem interconnection |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936398A (ja) * | 1982-08-24 | 1984-02-28 | Nec Corp | 記憶装置 |
| JPS60101649A (ja) * | 1983-11-07 | 1985-06-05 | Mitsubishi Electric Corp | 電子計算機の診断装置 |
-
1987
- 1987-09-18 JP JP62235556A patent/JP2588903B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476335A (en) | 1989-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5490155A (en) | Error correction system for n bits using error correcting code designed for fewer than n bits | |
| US4686621A (en) | Test apparatus for testing a multilevel cache system with graceful degradation capability | |
| JPS6259822B2 (ja) | ||
| US20030120836A1 (en) | Memory system | |
| JPS61114353A (ja) | 要求時ペ−ジングメモリを有するデジタルデ−タ処理システムのアクセス照合構成体 | |
| JP2588903B2 (ja) | データ処理システム | |
| JP3643601B2 (ja) | 情報処理装置 | |
| JPH1078853A (ja) | 記憶装置 | |
| US20020042895A1 (en) | Memory access control | |
| CN113454611B (zh) | 校验地址和控制信号完整性的方法、相关产品 | |
| JPH01194046A (ja) | メモリアクセス方式 | |
| JPH04212755A (ja) | 光ディスクの信号処理方法 | |
| JPH10207786A (ja) | メモリシステム | |
| JPH0934726A (ja) | 割り込み制御方法 | |
| JPS6040057B2 (ja) | メモリアドレスチエック方式 | |
| JPH05151104A (ja) | データ処理装置 | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPS639259B2 (ja) | ||
| JPS61228534A (ja) | パリテイチエツク回路の動作制御方式 | |
| JPH02199565A (ja) | 主記憶装置 | |
| JPS6218943B2 (ja) | ||
| JPS6042506B2 (ja) | 記憶内容のエラ−訂正方式 | |
| JPH03233742A (ja) | データチェック方式 | |
| JPH0752398B2 (ja) | チェック回路の診断装置 | |
| JPH0520200A (ja) | アドレス変換バツフアエラー処理方式 |