JPS639259B2 - - Google Patents
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- Publication number
- JPS639259B2 JPS639259B2 JP55188244A JP18824480A JPS639259B2 JP S639259 B2 JPS639259 B2 JP S639259B2 JP 55188244 A JP55188244 A JP 55188244A JP 18824480 A JP18824480 A JP 18824480A JP S639259 B2 JPS639259 B2 JP S639259B2
- Authority
- JP
- Japan
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- error
- check
- unit
- data
- data storage
- Prior art date
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- Expired
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- 238000013500 data storage Methods 0.000 claims description 22
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、電子計算機その他のデイジタル信号
処理装置における記憶装置の構成方式に関し、各
装置ごとに相応したエラー処理機能を装備し得る
ようにするものである。
処理装置における記憶装置の構成方式に関し、各
装置ごとに相応したエラー処理機能を装備し得る
ようにするものである。
第１図は従来の記憶装置の構成を示すブロツク
図であり、アドレス／データバス１および制御バ
ス２に、CPU（中央処理装置）３および記憶装置
ユニツト４が接続されている。記憶装置ユニツト
４中には、データ記憶部５とエラーチエツク／訂
正用コード記憶部５′を備えており、両記憶部５，
５′は１つの記憶装置で構成されている。データ
記憶部５は記憶装置制御部６を介して制御バス２
と接続されており、またエラーチエツク／訂正用
コード記憶部５′には、エラーチエツク／訂正用
コード生成チエツク部７が接続されている。エラ
ーチエツク／訂正用コード記憶部５′およびエラ
ーチエツク／訂正用コード生成チエツク部７は、
データ記憶部５の専用であるが、各装置ごとに専
用のエラーチエツク／訂正用コード記憶部５′お
よびエラーチエツク／訂正用コード生成チエツク
部７を設計製作するとコスト高となるため、、通
常は、装置全体およびその構成要素に要求される
信頼性に応じて、種々のレベルのエラー検出／訂
正機能を持たせることにより、レベルごとにエラ
ー検出／訂正機能を標準化している。例えば、(1)
全くエラーチエツク機能を持たない、(2)パリテイ
チエツクのみを行う、(3)エラーチエツクもエラー
訂正も行う、というようにレベル分けされてい
る。ところがこのようなあるレベルのエラー処理
機能をデータ記憶部と一体に構成すると、装置に
要求される信頼性が変わると、装置全体の再設計
が必要となる。そこでその装置に対する信頼性へ
の要求の幅が広いことが予想される場合は、予め
余裕を持つて高レベルのエラー処理機能を装備
し、最も安全な策を採ることになる。その結果、
それほど信頼性を要求されない分野における装置
については、必要上の機能が装備されていること
になり、コスト高となる。
図であり、アドレス／データバス１および制御バ
ス２に、CPU（中央処理装置）３および記憶装置
ユニツト４が接続されている。記憶装置ユニツト
４中には、データ記憶部５とエラーチエツク／訂
正用コード記憶部５′を備えており、両記憶部５，
５′は１つの記憶装置で構成されている。データ
記憶部５は記憶装置制御部６を介して制御バス２
と接続されており、またエラーチエツク／訂正用
コード記憶部５′には、エラーチエツク／訂正用
コード生成チエツク部７が接続されている。エラ
ーチエツク／訂正用コード記憶部５′およびエラ
ーチエツク／訂正用コード生成チエツク部７は、
データ記憶部５の専用であるが、各装置ごとに専
用のエラーチエツク／訂正用コード記憶部５′お
よびエラーチエツク／訂正用コード生成チエツク
部７を設計製作するとコスト高となるため、、通
常は、装置全体およびその構成要素に要求される
信頼性に応じて、種々のレベルのエラー検出／訂
正機能を持たせることにより、レベルごとにエラ
ー検出／訂正機能を標準化している。例えば、(1)
全くエラーチエツク機能を持たない、(2)パリテイ
チエツクのみを行う、(3)エラーチエツクもエラー
訂正も行う、というようにレベル分けされてい
る。ところがこのようなあるレベルのエラー処理
機能をデータ記憶部と一体に構成すると、装置に
要求される信頼性が変わると、装置全体の再設計
が必要となる。そこでその装置に対する信頼性へ
の要求の幅が広いことが予想される場合は、予め
余裕を持つて高レベルのエラー処理機能を装備
し、最も安全な策を採ることになる。その結果、
それほど信頼性を要求されない分野における装置
については、必要上の機能が装備されていること
になり、コスト高となる。
本発明は、従来の記憶装置構成方式におけるこ
のような問題を解決することを目的とするもので
あり、この目的を達成するために本発明は、エラ
ー処理機能の部分は、データ記憶部とは別ユニツ
トとし、実装上も分離状態となるような構成にし
ている。このように分離されているため、当初か
ら装置に相応した最適レベルのエラー処理機能を
装備しておき、以後信頼性要求が変化したとき
は、エラー処理機能のみを別のレベルのユニツト
に取換えることができる。
のような問題を解決することを目的とするもので
あり、この目的を達成するために本発明は、エラ
ー処理機能の部分は、データ記憶部とは別ユニツ
トとし、実装上も分離状態となるような構成にし
ている。このように分離されているため、当初か
ら装置に相応した最適レベルのエラー処理機能を
装備しておき、以後信頼性要求が変化したとき
は、エラー処理機能のみを別のレベルのユニツト
に取換えることができる。
次に本発明による記憶装置構成方式の実施例を
図に基づいて説明する。第２図は、装置構成のブ
ロツク図、第３図は同装置の動作を示すタイムチ
ヤートである。第２図において、８はデータ記憶
部ユニツト、９はエラー処理ユニツトであり、
夫々独立した状態でアドレス／データバス１およ
び制御バス２に接続されている。データ記憶部ユ
ニツト８には、本来のデータ記憶機能を司るデー
タ記憶部１０を記憶装置制御部６を備えており、
データ記憶専用のユニツトになつている。エラー
処理ユニツト９には、エラーチエツク／訂正用コ
ード記憶部１１とエラーチエツク／訂正用コード
生成チエツク部１２を備えており、エラーチエツ
クやエラー訂正等のエラー処理専用のユニツトに
なつている。要求される信頼性のレベルによつて
は、１１と１２の部分は、訂正機能は設けない
で、チエツク機能のみとすることもできる。
図に基づいて説明する。第２図は、装置構成のブ
ロツク図、第３図は同装置の動作を示すタイムチ
ヤートである。第２図において、８はデータ記憶
部ユニツト、９はエラー処理ユニツトであり、
夫々独立した状態でアドレス／データバス１およ
び制御バス２に接続されている。データ記憶部ユ
ニツト８には、本来のデータ記憶機能を司るデー
タ記憶部１０を記憶装置制御部６を備えており、
データ記憶専用のユニツトになつている。エラー
処理ユニツト９には、エラーチエツク／訂正用コ
ード記憶部１１とエラーチエツク／訂正用コード
生成チエツク部１２を備えており、エラーチエツ
クやエラー訂正等のエラー処理専用のユニツトに
なつている。要求される信頼性のレベルによつて
は、１１と１２の部分は、訂正機能は設けない
で、チエツク機能のみとすることもできる。
次に第２図の装置の動作を説明する。まず、
CPU３から記憶装置への書込み動作の場合は、
CPU３から記憶装置への書込み要求が起こり、
データ／アドレスバス１にデータとアドレスが送
出される。そして、書込み要求信号線がオンにな
ると、データ記憶部ユニツト８では指定された記
憶動作が行われ、データ記憶部１０の指定のアド
レスにデータが書込まれる。一方エラー処理ユニ
ツト９のエラーチエツク／訂正用コード生成チエ
ツク部１２では、同時に又は独立して、そのデー
タの値からエラーチエツク又は訂正用コードを生
成し、そのアドレス値に対応するエラーチエツ
ク／訂正用コード記憶部１１にコードが書込まれ
る。
CPU３から記憶装置への書込み動作の場合は、
CPU３から記憶装置への書込み要求が起こり、
データ／アドレスバス１にデータとアドレスが送
出される。そして、書込み要求信号線がオンにな
ると、データ記憶部ユニツト８では指定された記
憶動作が行われ、データ記憶部１０の指定のアド
レスにデータが書込まれる。一方エラー処理ユニ
ツト９のエラーチエツク／訂正用コード生成チエ
ツク部１２では、同時に又は独立して、そのデー
タの値からエラーチエツク又は訂正用コードを生
成し、そのアドレス値に対応するエラーチエツ
ク／訂正用コード記憶部１１にコードが書込まれ
る。
次に読込み動作を、第３図のタイムチヤートに
従つて説明する。この図で、１Ａはアドレスバ
ス、１Ｄはデータバスであり、Ｗは書込み要求信
号線のオン／オフ状態を示し、Ｒは読込み要求信
号線のオン／オフ状態を示す。いま、CPUから
アドレスが指定され、読込み要求信号線Ｒがオン
となると、データ記憶部ユニツト８へのアクセス
が行われ、指定のアドレスのデータがデータバス
１Ｄ上に送出される。その際エラー処理ユニツト
９で並行して、そのデータに対応するエラーチエ
ツク／訂正コードをエラーチエツク／訂正用コー
ド記憶部１１へアクセスして、取出しデータ記憶
部ユニツト８のレデイ信号RDYがオンになつた
状態で、データバス１Ｄ上にデータ記憶部ユニツ
ト８から送出されたデータを取込んで、エラーチ
エツク／訂正用コード生成チエツク部１２でチエ
ツクコードによりエラー検出を行う。エラーが無
ければ、ウエイト信号WAITをオフにすると共
に、CPU３によりデータが取込まれる。第３図
の右側のチヤートのようにエラーが検出される
と、エラー処理ユニツト９が、訂正機能を持たな
いパリテイ方式の場合、又は訂正機能は持つてい
ても訂正が不可能な場合は、エラー検出された時
点で、エラー検出信号ERRをオンにして、CPU
３に通知される。
従つて説明する。この図で、１Ａはアドレスバ
ス、１Ｄはデータバスであり、Ｗは書込み要求信
号線のオン／オフ状態を示し、Ｒは読込み要求信
号線のオン／オフ状態を示す。いま、CPUから
アドレスが指定され、読込み要求信号線Ｒがオン
となると、データ記憶部ユニツト８へのアクセス
が行われ、指定のアドレスのデータがデータバス
１Ｄ上に送出される。その際エラー処理ユニツト
９で並行して、そのデータに対応するエラーチエ
ツク／訂正コードをエラーチエツク／訂正用コー
ド記憶部１１へアクセスして、取出しデータ記憶
部ユニツト８のレデイ信号RDYがオンになつた
状態で、データバス１Ｄ上にデータ記憶部ユニツ
ト８から送出されたデータを取込んで、エラーチ
エツク／訂正用コード生成チエツク部１２でチエ
ツクコードによりエラー検出を行う。エラーが無
ければ、ウエイト信号WAITをオフにすると共
に、CPU３によりデータが取込まれる。第３図
の右側のチヤートのようにエラーが検出される
と、エラー処理ユニツト９が、訂正機能を持たな
いパリテイ方式の場合、又は訂正機能は持つてい
ても訂正が不可能な場合は、エラー検出された時
点で、エラー検出信号ERRをオンにして、CPU
３に通知される。
エラー処理部ユニツト９がエラー訂正機能を持
つておりかつ訂正可能なエラーの場合は、CPU
に対してウエイト信号WAITを出し続けると共
に、書込み要求信号線Ｗをオンにし、訂正したデ
ータをデータバス１Ｄ上に送出し、データ記憶部
ユニツト８に書込み動作を行わせる。書込みが完
了すると、ウエイト信号WAITをオフにし、
CPUに対し、正しいデータの書込み動作の完了
を通知する。
つておりかつ訂正可能なエラーの場合は、CPU
に対してウエイト信号WAITを出し続けると共
に、書込み要求信号線Ｗをオンにし、訂正したデ
ータをデータバス１Ｄ上に送出し、データ記憶部
ユニツト８に書込み動作を行わせる。書込みが完
了すると、ウエイト信号WAITをオフにし、
CPUに対し、正しいデータの書込み動作の完了
を通知する。
以上の図示実施例からも明らかなように、本発
明の方式によれば、データ記憶部のエラー処理の
ための部分が本来のデータ記憶部とは分離独立し
ていて、別々のユニツト構成になつているので、
当初は装置に要求される信頼性に相当した機能を
エラー処理ユニツトに装備しておき、後日信頼性
要求のレベルが上がつたら高度のエラー処理機能
を持つたユニツトと取換え、信頼性要求のレベル
が低下した場合は低レベルのユニツトを取換えた
り、エラー処理ユニツトを完全に除去することが
できる。このようにデータ記憶部から独立してエ
ラー処理部を自由に取換え可能なため、常に装置
に要求される信頼性に相応したエラー処理機能を
装備することにより、従来のコスト高の問題を解
消することができる。
明の方式によれば、データ記憶部のエラー処理の
ための部分が本来のデータ記憶部とは分離独立し
ていて、別々のユニツト構成になつているので、
当初は装置に要求される信頼性に相当した機能を
エラー処理ユニツトに装備しておき、後日信頼性
要求のレベルが上がつたら高度のエラー処理機能
を持つたユニツトと取換え、信頼性要求のレベル
が低下した場合は低レベルのユニツトを取換えた
り、エラー処理ユニツトを完全に除去することが
できる。このようにデータ記憶部から独立してエ
ラー処理部を自由に取換え可能なため、常に装置
に要求される信頼性に相応したエラー処理機能を
装備することにより、従来のコスト高の問題を解
消することができる。
第１図は従来の記憶装置構成方式を示すブロツ
ク図、第２図は本発明による記憶装置構成方式の
実施例を示すブロツク図、第３図は同方式の動作
を示すタイムチヤートである。 図において、１はアドレス／データバス、２は
制御バス、３はCPU、８はデータ記憶部ユニツ
ト、９はエラー処理ユニツト、１１はエラーチエ
ツク／訂正用コード記憶部、１２はエラーチエツ
ク／訂正用コード生成チエツク部である。
ク図、第２図は本発明による記憶装置構成方式の
実施例を示すブロツク図、第３図は同方式の動作
を示すタイムチヤートである。 図において、１はアドレス／データバス、２は
制御バス、３はCPU、８はデータ記憶部ユニツ
ト、９はエラー処理ユニツト、１１はエラーチエ
ツク／訂正用コード記憶部、１２はエラーチエツ
ク／訂正用コード生成チエツク部である。
Claims (1)
- １ 本来のデータ記憶機能を司るデータ記憶部
と、該データ記憶部のデータのエラーチエツク／
訂正等を行うエラー処理部とを分離独立させて
別々のユニツトとし、夫々独立してバスに接続し
てあることを特徴とする記憶装置構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188244A JPS57111899A (en) | 1980-12-27 | 1980-12-27 | Constituting system of storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188244A JPS57111899A (en) | 1980-12-27 | 1980-12-27 | Constituting system of storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111899A JPS57111899A (en) | 1982-07-12 |
| JPS639259B2 true JPS639259B2 (ja) | 1988-02-26 |
Family
ID=16220299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55188244A Granted JPS57111899A (en) | 1980-12-27 | 1980-12-27 | Constituting system of storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11097240B2 (en) | 2017-06-19 | 2021-08-24 | University Industry Foundation, Yonsei University Wonju Campus | Pickering emulsion composition using polyimide particles and preparation method thereof |
-
1980
- 1980-12-27 JP JP55188244A patent/JPS57111899A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11097240B2 (en) | 2017-06-19 | 2021-08-24 | University Industry Foundation, Yonsei University Wonju Campus | Pickering emulsion composition using polyimide particles and preparation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111899A (en) | 1982-07-12 |
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