JPS58103040A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ダラム制御装置に関するもので，特に実装単位メモリが
部分的に実装された構造の制御メモリからの読出しデー
タの正当性を検査する方式に関するものである。

従来，マイクロプログラム制御のデータ処理装置におい
て，ハードウェアの原価低減又は、システムの必然性か
ら，マイクロ命令を格納する制御メモリの記憶容量を最
初に設計した容量よりも少ない記憶容量に設定するため
に，制御メモリから所定個数の実装単位メモリを取シ去
り，残った実装単位メモリからなる制御メモリを使用す
ることが行々われる。このように実装単位メモリが部分
的に実装された構造の制御メモリを用いた従来のマイク
ロプログラム制御装置には，制御メモリに格納しである
マイクロ命令を読み出す場合，ハードウェアの故障又は
論理ミスによシ，実装されていない実装単位メモリのア
ドレスが定義されても。

その誤シを検出する手段がなかった。

そのだめに、誤ったアドレスが定義されてもあたかも制
御メモリからマイクロ命令が読み出された様に動作する
。そして、制御メモリから読み出しだ内容の正当性をチ
ェックしている誤シ検査及び訂正回路（Ｅｒｒｏｒ　Ｃ
ｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔｉｏｎ回路；以下Ｅ
ＣＣ回路と称する）では、前記の誤ったアドレスが定義
された状態のチェックを考慮していないだめ、　ＥＣＣ
回路のシンドロームの内容でもその誤シが検出されず、
制御メモリからの出力が誤ったマイクロ命令に変換され
るという欠点があった。

本発明の目的は、マイクロ命令を格納する制御メモリの
記憶容量を最初に設計した容量よりも少ない記憶容量に
設定するために、制御メモリから所定個数の実装単位メ
モリを取シ去って使用する場合において、実装されてい
ないアドレスが定義された時、誤動作を防ぐことができ
るマイクロプログラム制御装置を提供することにある。

本発明によれば、複数のマイクロ命令を記憶する少なく
とも一つの実装単位メモリからなる制御メモリと、該制
御メモリに対する読み出しアドレスを指定するアドレス
指定部と、前記制御メモリから読み出される前記マイク
ロ命令を受けて制御信号を出力する解読部と、前記制御
メモリから読み出されるマイクロ命令が正しいか否かを
検査する検査部と、前記アドレス指定部が実装されてい
ない実装単位メモリに対する読み出しアドレスを指定し
た時、前記検査部で誤りと判定されるマイえる不正デー
タ付与部とを備えたことを特徴とするマイクロプログラ
ム制御装置が得られる。

次に９本発明の実施例について２図面を参照して説明す
る。

第１図に示しだ本発明の一実施例は、マイクロ命令を格
納する制御メモリ１を含む。制御メモリ１は、２つの実
装単位メモ＋）　１−　ａ　、　１　ｂからなり。

破線で示しだ１つの実装単位メモリＩＣを取り去った状
態（即ち実装単位メモリが部分的に実装された状態）の
ものである。さらに、第１図の実施例は、制御メモリ１
から読み出された動作指示部及び分岐アドレス部を有す
るマイクロ命令を保持するマイクロ命令レジスタ２と、
マイクロ命令レジスタ２から読み出されたマイクロ命令
をデコードするマイクロ命令デコーダ（即ち解読部）３
と。

制御メモリ１に対するアドレスを保持する制御メモリア
ドレスレジスタ（即ちアドレス指定部）４と、制御メモ
リ〕の出力をチェックするＥＣＣ回路（即ち検査部）５
と、エラー状態保持回路６と。

制御メモリアドレスレジスタ４が、制御メモリ１に実装
されていない実装単位メモＩ）　１　ｃに対する読み出
しアドレスを指定した時、マイクロ命令レジスタ２及び
ＥＣＣ回路５に制御メモリ１からのマイクロ命令の代シ
に、特定のデータを与えるエラーデータ供給回路（即ち
不正データ付与部）７とを含む。

尚、制御メモリ１．マイクロ命令レジスタ２゜マイクロ
命令デコーダ３．制御メモリアドレスレジスタ４　、　
ＥＣＣ回路５．エラー状態保持回路６゜エラーデータ供
給回路７の制御線は、省略しである。

マイクロプログラムを格納している制御メモリ１の記憶
容量を最初に設計した容量（即ち１ａと（５） １ｂと１０とからなる部分の容量）よシも少ない記憶容
量（即ち１ａと１ｂとからなる部分の容量）に設定して
制御メモリ１を使用した第１図のマイクロプログラム制
御装置において、設定した記憶容量よシも多い読み出し
アドレスがハードウニアノ故障又はオペレーションミス
等により制御メモリアドレスレジスフ４で定義された時
の動作を以下に説明する。制御メモリ１に実在しないア
ドレスが制御メモリアドレスレジスタ４で定義されるメ
モリ１からマイクロ命令は読み出されず、エラーデータ
供給回路７から、マイクロ命令レジスタ２及びＥＣＣ回
路５に、不正と判定されるマイクロ命令が与えられる。

ＥＣＣ回路５に前記の不正と判定されるマイクロ命令が
入力されると、　ＥＣＣ回路５には該不正を判定する論
理があらかじめ組み込まれているので。

エラー状態保持回路６をセットする信号がＥＣＣ回路５
よシ出力され、エラー状態保持回路６の出力（６） が′１″になる。

エラー状態保持回路６の出力をマイクロ命令デコーダ３
のイネーブル信号として使用しているので、エラー状態
保持回路６の出力が“１″になると。

マイクロ命令デコーダ３の出力が無効になる。

又、エラー状態保持回路６の出力信号をオペレータ介入
させる様なエラーフラグをセットする様に使用すること
も可能である。

従って、ハードウェアの故障又はオペレーションミス等
によって、制御メモリ１に対するアドレスが誤って定義
されても、マイクロプログラム制御装置の誤動作を阻止
できる。

本発明は以上説明したように２部分実装した制御メモリ
の実在しないアドレスが誤って読み出しアドレスとして
指定された場合の、マイクロプログラム制御装置の誤動
作を阻止できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・制御メモ’Ｊ　ｙ　１　ａ　＋　１　ｂ　Ｈｌ
　ｃ・・・実装単位メモリ、２・・・マイクロ命令レジ
スタ、３・・・マイクロ命令デコーダ（解読部）、４・
・・制御メモリアドレスレジスタ（アドレス指定部）、
５・・・誤シ検査及び訂正回路（ＦＣＣ回路）、６・・
・エラー状態保持回路、７・・・エラーデータ供給回路
（不正データ付与部）。

Claims (1)

1. 【特許請求の範囲】 １　複数のマイクロ命令を記憶する少なくとも一つの実
   装単位メモリからなる制御メモリと、該制御メモリに対
   する読み出しアドレスを指定するアドレス指定部と、前
   記制御メモリから読み出される前記マイクロ命令を受け
   て制御信号を出力する解読部と、前記制御メモリから読
   み出されるマ・　イクロ命令が正しいか否かを検査する
   検査部と。 前記アドレス指定部が実装されていない実装単位メモリ
   に対する読み出しアドレスを指定した時。 前記検査部で誤シと判定されるマイクロ命令のバタ付与
   部とを備えたことを特徴とするマイクロプログラム制御
   装置。