JPH0227688B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、複数個の制御メモリを有するマイク
ロプログラム制御のデータ処理装置において、複
数個の制御メモリの出力を、多数決論理で取り出
すか、いずれか一つを選択して取り出すかを使い
分ける制御方式に関する。

(b) 技術の背景 最近のデータ処理装置は、半導体技術の著しい
進歩に伴うメモリの低価格化動向と、その制御方
法の柔軟性を期待して、マイクロプログラムによ
る制御方式を採る方向にある。

然しながら、マイクロプログラム制御のデータ
処理装置の制御メモリ部の動作を、細かく分析し
てみると、一つのマクロ命令の実行を、複数の制
御語を実行することにより行つている。

従つて、読み出した制御語或いは関連回路にエ
ラーが発生しても、マクロ命令の種類によつて
は、ある制御語の実行迄に発生したエラーについ
ては、ハードウエアによる命令リトライによつ
て、システムダウンを回避できるが、上記ある制
御語（即ち、ソースデータを変更している制御
語）以降で発生したエラーについては、リトライ
が不可能となるケースがあり、データ処理装置を
ダウンさせる危険がある。

マイクロプログラム制御のデータ処理装置にお
いて、制御語レベルで見て、上記マクロ命令のリ
トライを不可能にする問題を、経済的に、且つ処
理能力を低下させることなく回避する方式が望ま
れていた。

尚、前記の制御語自身のエラーについては、例
えばサービスプロセツサーが初期マイクロプログ
ラムローデイング用として、総ての制御語を保持
しているので、訂正書き込みの方法は問題ではな
く、問題はマクロ命令レベルでのリトライを不可
能にする制御語にエラーが発生した場合の対策を
どうするかにあり、本発明はこの問題を、誤り訂
正符号論理機構（ECC）を使用しないで、且つ
余りハードウエアを増加させることなく回避しよ
うとするものである。

(c) 従来技術と問題点 従来、一般に採られてきた制御語に対するエラ
ーチエツクは誤り訂正符号論理機構（以下ECC
という）で行つているが、データ処理装置の処理
能力を低下させない為に、ECCで修正する以前
の制御語（制御メモリから読み出された制御語そ
のもの）を用いて被制御部を制御していた。

従つて、ECCエラーが検出された時には、通
常マクロ命令単位のリトライを行うようにしてい
るが、ある種のマクロ命令については、ある制御
語を実行した段階においては、既にソースデータ
（プログラム上から見えるレジスタ、或いは主記
憶のデータ）を変更してしまつており、ハードウ
エアによる命令リトライが不可能となるケースが
あり、命令リトライを用いないで、信頼度を向上
させる方法が必要であつた。

又、ECCで修正した後のデータを用いて被制
御部を制御するようにすると、読み出された制御
語自身で、次のマイクロプログラムアドレスを決
定するようなマイクロプログラム制御機構におい
ては、マシンサイクルを増大させ、前述のように
処理能力を低下させる問題があつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、マイクロプロ
グラム制御のデータ処理装置において、複数個の
制御メモリを設け、その出力データを用いるの
に、多数決論理機構とブランチ機構とを使い分け
ることにより、全体として高速で、且つ経済的に
信頼度の向上が図れる方法を提供することを目的
とするものである。

(e) 発明の構成 そしてこの目的、本発明によれば、１つのマク
ロ命令を複数個の制御語で実行するマイクロプロ
グラム制御のデータ処理装置において、同一アド
レスに同じ内容の制御語を記憶する部分と、同一
アドレスに異なる内容の制御語を記憶する部分と
を含む複数個の制御メモリと、該複数個の制御メ
モリをアクセスするアドレスを保持するアドレス
レジスタと、該複数個の制御メモリから同時に読
み出される複数の制御語のいずれかを選択する選
択回路と、該選択回路の出力を保持するデータレ
ジスタとを有し、上記複数個の制御メモリは、全
て、上記アドレスレジスタによりアドレスされ、
上記データレジスタに保持されたデータの一部に
より、第１のモードと、第２のモードが指定さ
れ、上記第１のモードでは、上記選択回路におい
て、上記複数個の制御メモリの上記同一アドレス
に異なる内容の制御語を記憶している部分の出力
のいずれか１つを選択して出力し、上記第２のモ
ードでは、複数個の制御メモリの上記同一アドレ
スに同じ内容の制御語を記憶している部分の出力
の内、一致したものを選択して出力する方法を提
供することによつて達成され、ある制御語を実行
した時エラーがあれば、リトライが不可能となる
ような制御語に対しては多数決論理によるチエツ
クを行い、その他の制御語に対しては高速ブラン
チを可能にするように制御されるので、ハードウ
エア量を余り増加させることなく、信頼度の向上
と処理能力の低下を抑える効果がある。

(f) 発明の実施例 先ず、本発明の主旨を要約すると、本発明はあ
る制御語が実行された時エラーがあれば、命令の
リトライが不可能となるような制御語が限定され
ていることに着目して、これらの制御語を処理す
る場合には、制御メモリに対するアクセスを多数
決モードとし、一つの制御語がエラーになつてい
ても、システムとして影響がでないようにし、そ
の他の制御語を処理する場合には、ブランチモー
ドとして、従来どおり高速なマイクロプログラム
ブランチを可能にしようとするものである。

以下本発明の実施例を図面によつて詳述する。
第１図は本発明の概念を説明する図であり、第２
図は本発明の一実施例をブロツク図で示した図で
ある。

先ず、第１図によつて、本発明の概念を説明す
る。本図はマイクロプログラム制御のデータ処理
装置における処理の流れを示したもので、で示
した段階でデータの読み取りが行われ、で示し
た段階で、該データに関する演算処理が行われ、
で示した段階において、演算結果を汎用レジス
タ等へ格納する処理が行われ、それぞれの段階で
複数個の制御語が実行される。

従つて、本発明に関連するマクロ命令のリトラ
イを不可能にする制御語の実行は、ソースデータ
の変更が行われる可能性のあるの段階で実行さ
れる制御語に限定され、この段階で実行される制
御語の読み出しに対してのみ、多数決論理で行う
ようにする。そして、の段階で実行される制
御語の読み出しに関しては、エラー検出をパリテ
イーチエツク程度で済まし、エラーが発生した時
は当該マクロ命令のリトライで、データ処理装置
のダウンを防止するように制御する。

又、マイクロプログラムブランチは、演算結果
のオーバフロー、全“０”検出等によつて行われ
るので、の段階に限定させることができる。従
つて、少なくともこの段階で実行される制御語の
読み出しに関しては、ブランチモードで行うよう
にする。

然して、ブランチモードの読み出しは、複数個
の制御メモリからの出力の１つを選択して読み出
すように制御されるので、所謂マイクロプログラ
ムブランチの処理に限定して使用する必要はな
く、１つのマクロ命令の実行に必要な制御語を複
数個の制御メモリに分散して格納されている場
合、それらの制御語を逐次読み出すのに、マイク
ロプログラムアドレスの下位ビツトを選択信号と
することにより、上記ブランチモードが一般の制
御語の読み出しにも使用できるので、結局の
段階で実行される制御語の読み出しに関して、ブ
ランチモードを使用すれば良いことが理解され
る。

本発明は、上記各段階別の制御語を実行した結
果、システムに与える影響が異なることに着目し
て、最も効果的なマイクロプログラム制御方式を
提供しようとするものである。

制御メモリ系の信頼度を向上させる為に、多数
決論理機構を採り入れ、且つ処理記能力を低下さ
せない為に、高速ブランチ機能を持たせようとす
ると、多数決論理を行うのに３個の制御メモリを
必要とし、これに高速のＮ分岐機能を持たせよう
とすれば、結局3N個の制御メモリが必要となり、
実用的でなくなることになる。

本発明を実施した場合には、多数決論理機構と
高速ブランチ機構を、制御語によつて使い分ける
ように構成することにより、上記と同じ機能を実
現するのに、Ｎ個の制御メモリがあれば良いわけ
である。

以下、第２図によつて、本発明の実施例を説明
する。図において、１はアドレスレジスタ
（CSAR）、２は制御メモリ（CS）、３は論理積回
路３１〜３８と論理和回路３９とで構成される選
択回路、４はデータレジスタ（CSDR）である。

そして、本実施例においては、高速４分岐機能
を実現する場合を考えて、制御メモリ（CS）２
は４個設けている。

先ず、制御メモリ（CS）２をアクセスする為
のアドレスがアドレスレジスタ（CSAR）１にセ
ツトされ、制御メモリ（CS）２がアクセスされ
ると、＃１〜＃４迄の４個の制御メモリが同時に
アクセスされ、４個の制御語が出力される。

上記４個の制御語を、２つのモード信号（即
ち、多数決モード信号とブランチモード信号）
と、ブランチ選択信号とで選択して、いずれか１
つ（但し、多数決モードの時は、例えばいずれか
２個の制御メモリから出力された制御語で、一致
した制御語）を取り出すように制御される。

今、ブランチモードの場合について見ると、例
えばブランチモード信号がオンとなり、ブランチ
選択信号ａがオンになつた場合は、図からあきら
かな如く、論理積回路３１がゲートされ、＃１の
制御メモリ（CS）２の出力が選択され、論理和
回路３９う通して、データレジスタ（CSDR）４
にセツトされる。この制御語が分岐先の制御語で
あると、高速ブランチが行われたことになり、分
岐先の制御語でないときには、通常の高速読み出
しが行われたことになる。この高速ブランチの制
御を受ける制御語が、第１図のの段階で読み
出される制御語である。

又、多数決モードの場合は、多数決モード信号
がオンとなつているので、該信号によつて論理積
回路３２，３４，３６，３８がゲートされ、その
いずれかの論理積回路に入力されている２つの制
御メモリ（CS）２の出力で一致がとれた出力信
号が選択されて、論理和回路３９を通してデータ
レジスタ（CSDR）４にセツトされる。

本実施例においては、３つの出力信号の内２つ
の出力信号が一致すれば良いとする多数決論理で
構成されているので、＃１〜＃３の制御メモリを
アクセスして、＃３から読み出された制御語が障
害であつても、＃１と＃２の制御メモリの出力が
正常であると、論理積回路３２において一致出力
が得られ、論理和回路３９を通してデータレジス
タ（CSDR）４に該制御語がセツトされ、データ
処理装置は正しく動作することができる。この多
数決論理の制御をうける制御語が、第１図のの
段階で読み出される制御語である。

尚、制御メモリをアクセスするアドレスの決定
方法は、一般のマイクロプログラム方式と同じで
あるが、その概要、及び、制御メモリへの制御語
の割付け方法を第３図、第４図で説明する。

先ず、第３図において、制御メモリ２をアクセ
スする為のアドレスの、例えば、下位２ビツトを
除く上位Ｎビツトがアドレスレジスタ（CSAR）
１に設定され、４個の制御メモリ（CS＃１〜
＃４）２がアクセスされる。

このとき、上記，の動作モードのときに
は、ブランチモードになつているので、第２図に
示した選択回路３の、該ブランチ選択信号によつ
てゲートされている論理積回路３１，３３，〜が
付勢されると共に、データレジスタ（CSDR）の
次アドレス指定フイールドから出力されているア
ドレスの下位２ビツトによつて、該アクセスされ
ている制御メモリ２のいずれか１つが選択され、
その出力が該データレジスタ（CSDR）に設定さ
れる。

現在実行中の制御語が分岐命令であつた場合に
は、分岐先アドレスの下位２ビツト、又は、分岐
条件対象事象｛例えば、コンデイシヨンコード
（CC）ビツト｝によつて、特定の制御メモリ
（CS＃１〜＃４）２の出力が選択される。

又、上記の動作モードのときには、多数決モ
ードになつているので、第２図に示した選択回路
３の、該多数決モード信号によつてゲートされて
いる論理積回路３２，３４，〜が付勢され、４個
の制御メモリ（CS＃１〜＃４）２の出力の内、
２つが一致したものが選択され、データレジスタ
（CSDR）に設定される。

上記制御メモリ（CS＃１〜＃４）２に対する
制御語の割付けの例を第４図に示す。

前述のように、ブランチモードで使用する部分
には、複数個の制御メモリ（CS＃１〜＃４）２
で、同一アドレス（下位２ビツトを除いたアドレ
ス）に、それぞれ、異なる制御語が割付けられよ
うにして、制御メモリ全体の容量を減らすように
している。即ち、従来の制御メモリと同じ割付け
の構成をとつている。

そして、上記多数決モードで使用する部分につ
いては、該多数決論理をとる必要から、該４個の
制御メモリ（CS＃１〜＃４）２には、該同一ア
ドレスに同じ制御語を割付けるようにしている。

このように構成することで、動作モードによつ
て、ブランチモード動作と、多数決モード動作と
を、効果的に使い分けることができる。

(g) 発明の効果 以上、詳細に説明したように、本発明のマイク
ロプログラム制御装置は、マクロ命令でのリトラ
イを不可能にするような制御語をアクセスする場
合は、多数決モードで行い、マクロ命令でのリト
ライが可能な制御語をアクセスする場合は、ブラ
ンチモードとして、高速のマイクロプログラムブ
ランチを可能にするように制御されるので、ハー
ドウエア量を余り増加させることなく、信頼度を
向上させ、且つ処理能力の低下をさせない効果が
ある。

【図面の簡単な説明】

第１図は本発明の概念を説明する図、第２図は
本発明の一実施例をブロツク図で示した図、第３
図は本発明の制御メモリのアドレス決定方式を説
明する図、第４図は本発明の制御メモリへの制御
語の割付けの例を示した図である。 図面において、１はアドレスレジスタ
（CSAR）、２は制御メモリ（CS）、３は選択回
路、４はデータレジスタ（CSDR）、をそれぞれ
示す。

Claims (1)

【特許請求の範囲】
1. １ １つのマクロ命令を複数個の制御語で実行す
   るマイクロプログラム制御のデータ処理装置にお
   いて、同一アドレスに同じ内容の制御語を記憶す
   る部分と、同一アドレスに異なる内容の制御語を
   記憶する部分とを含む複数個の制御メモリと、該
   複数個の制御メモリをアクセスするアドレスを保
   持するアドレスレジスタと、該複数個の制御メモ
   リから同時に読み出される複数の制御語のいずれ
   かを選択する選択回路と、該選択回路の出力を保
   持するデータレジスタとを有し、上記複数個の制
   御メモリは、全て、上記アドレスレジスタにより
   アドレスされ、上記データレジスタに保持された
   データの一部により、第１のモードと、第２のモ
   ードが指定され、上記第１のモードでは、上記選
   択回路において、上記複数個の制御メモリの上記
   同一アドレスに異なる内容の制御語を記憶してい
   る部分の出力のいずれか１つを選択して出力し、
   上記第２のモードでは、複数個の制御メモリの上
   記同一アドレスに同じ内容の制御語を記憶してい
   る部分の出力の内、一致したものを選択して出力
   することを特徴とするマイクロプログラム制御装
   置。