JP2762797B2 - 命令キャッシュを有するパイプライン構成の情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令キャッシュを有す
るパイプライン構成の情報処理装置に関する。

【０００２】

【従来の技術】従来、この種の命令キャッシュを有する
情報処理装置の命令先取り方式には、命令キャッシュミ
スヒット時に、主記憶より読み出された命令語を命令キ
ャッシュの１エントリ分蓄えるバッファを有し、命令キ
ャッシュミスヒット中は、このバッファより命令の供給
を行い、さらに、次の命令キャッシュのミスヒット時に
バッファの内容を命令キャッシュに格納する第１の方式
や、命令キャッシュより読み出した命令語を蓄えるバッ
ファを有し、このバッファより命令の供給を行う第２の
方式等がある。また、第１、第２の両方式を備える装置
もある。

【０００３】

【発明が解決しようとする課題】上述した従来の第１、
第２の方式のうち第１の方式のみ備える場合は、命令キ
ャッシュミスヒット時に、次命令を供給する迄空いてし
まう時間が、主記憶より命令語を読み出して来る迄の最
短時間より縮まることはない。また、バッファから、命
令キャッシュに命令語を格納している間、命令キャッシ
ュを索引することが出来ないため、既に取り出した命令
語が分岐命令であり、分岐先アドレスより命令語を先取
りする場合に待ち時間が生じ性能上の問題がある。

【０００４】次に、第２の方式のみ備える場合は、命令
キャッシュミスヒット時に、命令キャッシュの１エント
リ分の主記憶領域の途中のアドレスより次命令を読み出
す場合、主記憶より読み出した１エントリ分の命令語を
命令キャッシュに格納し終わる迄の間、命令キャッシュ
を索引することが出来ない為、１エントリ分の主記憶領
域の境界内の命令語を供給後、その次の命令語の供給迄
に待ち時間が生じてしまい、やはり性能上の問題があ
る。

【０００５】また、第１、第２の両方式を備える場合に
は、性能上の問題は生じないものの、一方の方式のみ備
える場合に比べて、著しくハードウェア量が増大してし
まうという問題がある。

【０００６】

【課題を解決するための手段】本発明のパイプライン構
成の情報処理装置は、命令キャッシュを有し、命令キャ
ッシュのミスヒット時に、主記憶より命令キャッシュの
１エントリ分の命令語を一度に読み出すパイプライン構
成の情報処理装置において、命令キャッシュの１エント
リ分の命令語を格納するバッファと、命令キャッシュが
ミスヒットした場合に、主記憶より読み出す命令キャッ
シュの１エントリ分の命令語を、前記バッファが空であ
る場合には、前記バッファに、また、前記バッファが空
でない場合には、命令キャッシュに格納する第１の格納
手段と、命令キャッシュを索引しないタイミングで、前
記第１の格納手段により格納されたバッファの内容を命
令キャッシュに格納する第２の格納手段と、命令キャッ
シュがヒットし、前記バッファに空がある場合に、命令
キャッシュより読み出した命令語を前記バッファの空領
域に格納する第３の格納手段と、命令キャッシュがミス
ヒットして前記第１の格納手段により前記バッファに命
令語を格納した場合、または、前記バッファに前記第３
の格納手段により格納した命令語がある場合に、前記バ
ッファより命令語を供給する命令語供給手段とを有す
る。

【０００７】

【作用】命令キャッシュがミスヒットした場合、バッフ
ァに空きがあれば第１の格納手段が主記憶より読み出す
命令語をバッファに格納し、格納した命令語を第２の格
納手段が命令キャッシュに格納する。また、すでにバッ
ファに必要な命令語がある場合は、命令語供給手段がバ
ッファより命令語を供給する。さらに命令キャッシュが
ヒットし、バッファに空領域がある場合は、命令キャッ
シュより読み出した命令語を第３の格納手段がバッファ
の空領域に格納する。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の命令先取りシステムの一実
施例を示すブロック図、第２は図１の実施例の論理回路
を詳細に示すブロック図である。命令取出しアドレスＡ
Ａ（以降、アドレスＡＡと記す）の上位は、上位アドレ
スレジスタ１０２（以降、ＵＡレジスタ１０２と記す）
に格納され、アドレスＡＡの下位は、セレクタ１０６の
一方の入力端に供給される。セレクタ１０６は選択信号
ＳＡに基づいて、アドレスＡＡの下位またはカウンタ１
０５の出力を選択し出力する。下位アドレスレジスタ１
０３（以降、ＬＡレジスタ１０３と記す）はセレクタ１
０６からのアドレスを格納する。ライトアドレスレジス
タ１２０（以降、ＷＡレジスタ１２０と記す）はライト
アドレスを格納する。

【０００９】セレクタ１０７は選択信号ＳＢに基づい
て、ＬＡレジスタ１０３またはＷＡレジスタ１２０が格
納しているアドレスを選択し、命令キャッシュ１０１お
よびカウンタ１０５に出力する。カウンタ１０５は、セ
レクタ１０７が出力したアドレスをインクリメントす
る。セレクタ１１９は、選択信号ＳＷに基づいて、主記
憶からのデータＤＤまたはセレクタ１１４の出力を選択
してライトデータレジスタ１１７（以降、ＷＤレジスタ
１１７と記す）に出力する。ＷＤレジスタ１１７は、セ
レクタ１１９からのデータを格納する。命令キャッシュ
１０１は、制御信号ＣＣに基づいて、セレクタ１０７の
出力するアドレスに格納された内容を出力するか、ＷＤ
レジスタ１１７の内容をセレクタ１０７の出力するアド
レスに格納する。リードデータレジスタ１０８（以降、
ＲＤレジスタ１０８と記す）は、命令キャッシュ１０１
の出力したデータを格納する。比較器１０９は、ＵＡレ
ジスタ１０２が格納した内容と、ＲＤレジスタ１０８が
格納した内容とを比較し、一致したときヒット信号ＨＴ
をハイレベル（以降、“１”と記す）にする。

【００１０】セレクタ１１２は、選択信号ＳＣに基づい
て、ＲＤレジスタ１０８またはＲＤレジスタ１１７を選
択し、格納している内容を命令バッファ１１３に出力す
る。命令バッファ１１３は、制御信号ＥＮに基づき、セ
レクタ１１２の出力を格納する。セレクタ１１４は、選
択信号ＳＥに基づき、命令バッファ１１３からの出力を
セレクタ１１９およびセレクタ１１１に出力する。セレ
クタ１１１は、制御信号ＳＤに基づき、ＲＤレジスタ１
０８が格納している内容またはセレクタ１１４の出力を
選択して、パイプラインの下位ステージへ出力する。

【００１１】論理回路２００は上述した各信号ＳＡ，Ｓ
Ｂ，ＳＣ，ＳＤ，ＳＥ，ＣＣ，ＥＥ，ＳＷを生成して各
部を制御する回路であり、図２を参照してさらに詳述す
る。ライトアドレスレジスタ２０１（以降、ＷＡＡレジ
スタ２０１と記す）とリードアドレスレジスタ２０２
（以降、ＲＡＡレジスタ２０２と記す）とは、命令キャ
ッシュ１０１より読出した命令語を命令バッファ１１３
に格納するとき、または命令供給のために命令バッファ
１１３から読出すときにそれぞれライトアドレスまたは
リードアドレスを保持する。ライトアドレスレジスタ２
０３（以降、ＷＡＢレジスタ２０３と記す）とリードア
ドレスレジスタ２０４（以降、ＲＡＢレジスタ２０４と
記す）とは、主記憶から読出した命令語を命令バッファ
１１３に格納するとき、または命令バッファ１１３に格
納された命令語を命令キャッシュ１０１に格納するとき
に、それぞれライトアドレスまたはリードアドレスを保
持する。

【００１２】カウンタ２０５，２０６，２０７，２０８
は、それぞれＷＡＡレジスタ２０１，ＲＡＡレジスタ２
０２，ＷＡＢレジスタ２０３，ＲＡＢレジスタ２０４の
保持内容を＋１だけインクリメントする。

【００１３】比較器２０９は、ＷＡＡレジスタ２０１と
ＲＡＡレジスタ２０２の保持内容が一致すると、出力Ｓ
Ｄをロウレベル（以降、“０”と記す）にする。比較器
２１０は、ＷＡＢレジスタ２０３とＲＡＢレジスタ２０
４の保持内容が一致すると、出力ＳＸを“０”とする。
インバータ２１１は、ヒット信号ＨＴの論理レベルを反
転する。インバータ２１２は、パイプラインの下位ステ
ージより命令語の供給を要求することを示す信号ＲＤＹ
の論理レベルを反転する。なお信号ＤＲＰＹは、命令キ
ャッシュ１０１がミスヒットし、主記憶より命令語を読
み出す場合に、主記憶より１エントリ分の命令語の内、
１ワードの命令語が返って来たことを示すタイミング信
号である。

【００１４】フリップフロップ２２３は、命令バッファ
１１３が空でない場合“１”を保持し、空である場合
“０”を保持する。セレクタ２１８は、インバータ２１
２の出力に基づいて、ＲＡＡレジスタ２０２またはＲＡ
Ｂレジスタ２０４を選択し、その保持内容を出力する。
セレクタ２１９は、アンド回路２２０の出力に基づき、
アンド回路２１３またはアンド回路２１４を選択し、そ
の出力を出力する。オア回路２１７は、アンド回路２１
５，２１６の出力のオアをとり、選択信号ＳＢおよび制
御信号ＣＣを出力する。デコーダ２２１，２２２はそれ
ぞれセレクタ２１８，２１９の出力を選択信号ＳＥおよ
びイネーブル信号ＥＮにデコードする。

【００１５】次に本実施例の動作について図１、図２を
参照して順次説明する。まず、命令キャッシュ１０１が
ミスヒットし、命令バッファ１１３に空きがない場合
（フリップフロップ２２３の保持内容が“１”、信号Ｓ
Ｄが“１”）について説明する。命令キャッシュ１０１
がミスヒットすると、ヒット信号ＨＴが“０”となる
と、インバータ２１１により選択信号ＳＣが“１”とな
り、命令バッファ１１３の入力としてＷＤレジスタ１１
７の内容が選択出力される。命令バッファ１１３の空き
の有無は、比較器２０９によってＷＡＡレジスタ２０１
とＲＡＡレジスタ２０２の内容が異なることによって検
出される（信号ＳＤが“１”）。命令バッファ１１３に
空きがない場合、主記憶より１ワードの命令語が返って
来たことを示す信号ＤＲＰＹが“１”となり、アンド回
路２１５を介してオア回路２１７の出力が’“１”とな
る。したがって、命令キャッシュ１０１のライトイネー
ブル信号ＣＣおよび選択信号ＳＢが“１”となる。信号
ＳＢが“１”となるとＷＡレジスタ１２０からライトア
ドレスが命令キャッシュに与えられ、主記憶から読出さ
れた命令語がセレクタ１１９を介して、ＷＤレジスタ１
１７にセットされ、１ワードずつ命令キャッシュ１０１
に格納される。この際、アンド回路２２０の出力は
“０”となるから、アンド回路２１４の出力も“０”と
なるために、デコーダ２２２のイネーブル信号ＥＮも
“１”とはならず、命令バッファ１１３にＷＤレジスタ
１１７の内容は格納されない。

【００１６】命令バッファ１１３が空である場合には、
ＷＡＡレジスタ２０１とＲＡＡレジスタ２０２の内容が
一致するので、ライトイネーブル信号ＣＣは“１”とな
らず、命令キャッシュへの格納は行われない。一方、ア
ンド回路２２０の出力が“１”となり、セレクタ２１９
を介してデコーダ２２２の出力すなわちイネーブル信号
ＥＮが“１”となって、ＷＡＢレジスタ２０３の示す命
令バッファ１１３のワードに、主記憶からの命令語が１
ワードずつ格納される。この際、ＷＡＢレジスタ２０３
の保持内容は、カウンタ２０８によって＋１ずつインク
リメントされる。

【００１７】次に、命令キャッシュ１０１がヒットした
場合について説明する。まず、命令バッファ１１３が空
である場合（フリップフロップ２２３の保持内容が
“０”、信号ＳＤが“０”）について説明する。アンド
回路２１３の出力が“１”となり、セレクタ２１９を介
してデコーダ２２２の出力であるイネーブル信号ＥＮが
“１”となり、命令バッファ１１３へ供給される。この
際、選択信号ＳＣは“０”となるため、命令バッファ１
１３への入力はＲＤレジスタ１０８の保持内容が選択さ
れる。このとき、命令キャッシュ１０１から読出された
命令語の１ワードは、パイプラインの下位ステージが受
け付け可能な場合には、セレクタ１１１を経由してパイ
プラインの下位ステージに直接に供給されるが、パイプ
ラインの下位ステージが受け付け不能な場合には、ＷＡ
Ａレジスタ２０１が指示する命令バッファ１１３のワー
ドに格納される。この際、ＷＡＡレジスタ２０１の保持
内容はカウンタ２０５によって＋１ずつインクリメント
される。

【００１８】命令バッファ１１３に空でない場合（フリ
ップフロップ２２３の保持内容が“１”、信号ＳＤが
“１”）について説明する。命令バッファ１１３には命
令キャッシュ１０１より先取りした命令語が存在するた
めに、命令バッファ１１３内の命令語が、ＲＡＡレジス
タ２０２の保持内容に従ってパイプラインの下位ステー
ジに供給され、あるいはＲＡＢレジスタ２０４の保持内
容に従って命令バッファ１１３に空きができるまで命令
キャッシュ１０１に格納される。

【００１９】命令バッファ１１３に空領域ができるまで
は、命令キャッシュ１０１からの読出し動作は停止す
る。また、ＷＡＡレジスタ２０１とＲＡＡレジスタ２０
２の保持内容が一致していれば、命令バッファ１１３に
は命令キャッシュ１０１より先取りした命令語はなく、
セレクタ１１１をＲＤレジスタ１０８に読出された命令
語は命令バッファ１１３を経由せず、セレクタ１１１を
経由してパイプラインの下位ステージに供給される。

【００２０】次に命令バッファに格納された命令語の読
出し動作について説明する。命令キャッシュ１０１ミス
ヒット中に、ＷＡＢレジスタ２０３に従って命令バッフ
ァ１１３に格納された命令語は、パイプラインの下位ス
テージからの命令供給要求信号ＲＤＹが“０”の場合、
即ち、命令キャッシュ１０１を索引しないタイミング
で、セレクタ２１８、デコーダ２２１、セレクタ１１４
を経由してＲＡＢレジスタ２０４に対応した命令バッフ
ァ１１３のワード内の命令語が読出される。また、この
ときＷＡＢレジスタ２０３とＲＡＢレジスタ２０４の保
持内容は、等しくないので、アンド回路２１６の出力、
オア回路２１７の出力は“１”となり、命令バッファ１
０１から読み出された命令語はＷＤレジスタ１１７にセ
ットされ、ＷＡレジスタ１２０からのアドレスに従って
命令キャッシュ１０１に格納される。尚、このとき、Ｒ
ＡＢレジスタ２０４の内容は、カウンタ２０７によりイ
リクリメントされる。

【００２１】命令キャッシュ１０１ヒット中に、ＷＡＡ
レジスタ２０１に従って命令バッファ１０１に格納され
た命令語は、信号ＲＤＹ＝“１”のタイミングで、セレ
クタ２１８、デコーダ２２１、セレクタ１１４を経由し
てＲＡＡレジスタ２０２の内容に対応した命令バッファ
１１３のワード内の命令語が読み出され、このとき、Ｗ
ＡＡレジスタ２０１とＲＡＡレジスタ２０２の内容が一
致していないので、選択信号ＳＤが“１”となり、命令
バッファ１１３から読み出された命令語が、パイプライ
ンの下位ステージに供給される。

【００２２】尚、このときＲＡＡレジスタ２０２は、カ
ウンタ２０６によりインクリメントされる。

【００２３】以上説明した様な制御を行うことにより、
命令キャッシュ１０１がミスヒットした場合、命令バッ
ファ１１３より命令キャッシュ１０１から、先取りした
命令語を供給でき、また、命令キャッシュ１０１への格
納時間を短縮することにより、性能を向上することが出
来る。

【００２４】

【発明の効果】以上説明したように本発明は、命令語を
蓄えるバッファを、命令キャッシュがヒットした場合の
命令先取り用のバッファとして用いるとともに、命令キ
ャッシュがミスヒットした場合の命令キャッシュへ命令
語を格納するためのバッファとしても用いることによ
り、少量のハードウェアで、命令キャッシュがミスヒッ
トした場合の性能を大幅に向上できる効果がある。

【図面の簡単な説明】

【図１】本発明のパイプライン構成の情報処理装置の一
実施例を示すブロック図である。

【図２】図１の実施例の論理回路を詳細に示すブロック
図である。

【符号の説明】

１０１ 命令キャッシュ １０２ 上位アドレスレジスタ １０３ 下位アドレスレジスタ １０５，２０５，２０６，２０７，２０８ カウンタ １０６，１０７，１１１，１１２，１１４，１１９，２
１８，２１９ セレクタ １０８ ワードデータレジスタ １０９ 比較器 １１３ 命令バッファ １１７ ライトデータレジスタ １２０，２０１，２０３ ライトアドレスレジスタ ２００ 論理回路 ２０２，２０４ リードアドレスレジスタ ２０９，２１０ 比較器 ２１１，２１２ インバータ ２１３，２１４，２１５，２１６，２２０ アンド回路 ２１７ オア回路 ２２１，２２２ デコーダ ２２３ フリップフロップ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 命令キャッシュを有し、命令キャッシュ
   のミスヒット時に、主記憶より命令キャッシュの１エン
   トリ分の命令語を一度に読み出すパイプライン構成の情
   報処理装置において、 命令キャッシュの１エントリ分の命令語を格納するバッ
   ファと、 命令キャッシュがミスヒットした場合に、主記憶より読
   み出す命令キャッシュの１エントリ分の命令語を、前記
   バッファが空である場合には、前記バッファに、また、
   前記バッファが空でない場合には、命令キャッシュに格
   納する第１の格納手段と、 命令キャッシュを索引しないタイミングで、前記第１の
   格納手段により格納されたバッファの内容を命令キャッ
   シュに格納する第２の格納手段と、 命令キャッシュがヒットし、前記バッファに空がある場
   合に、命令キャッシュより読み出した命令語を前記バッ
   ファの空領域に格納する第３の格納手段と、 命令キャッシュがミスヒットして前記第１の格納手段に
   より前記バッファに命令語を格納した場合、または、前
   記バッファに前記第３の格納手段により格納した命令語
   がある場合に、前記バッファより命令語を供給する命令
   語供給手段とを有することを特徴とするパイプライン構
   成の情報処理装置。