JPS5939777B2 - 制御記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ｎ個のフィールドにグループ分割された制御
プログラムワードにより制御される情報処理装置におけ
る制御記憶装置に関する。

マイクロプログラム、ナノプログラム等の制御プログラ
ムで制御される情報処理装置はその信頼性を向上させる
目的でエラーチェック回路が付けられている。

これを第１図を用いて説明する。クロックパルス４０に
より制御アドレスレジスタ１０に格納されているアドレ
ス情報を読み出す。制御記憶部１１の前記アドレス情報
により指定された記憶位置に格納されたｎ個のフィール
ドを有する制御命令群を読み出し、第１フィールド出力
レジスタ１３、第２フィールド出力レジスタ１４、・・
・・・・・・・・・・・・・第ｎフィールド出力レジス
タ１５に各各対応した制御命令を格納する。各フィール
ドに格納された制御命令は、それぞれのエラーチェック
回路１６、ＩＴ、１８に入力され、エラーチェックが行
なわれる。エラーがあれば””１”゜が出力される場合
のチェック結果は、エラー信号線２７’、２Ｔ、２Ｔ”
’を介して論理回路３０で論理和がとられる。（エラー
があれば゛’０゛となる場合はＮＡＮＤ回路となる。）
この結果、各々のフィールドのうちどれか１つにエラー
があれば、論理回路の出力ぱ”１０”となりクロックパ
ルス４０の供給を停止する。このクロックパルス４０の
供給の停止により情報処理装置の処理が停止する。エラ
ーチェック回路１６、ＩＴ、１８でエラーが検出されな
い場合、動作は継続され制御命令は演算制御装置２０、
２１、２２に供給され演算結果は、演算結果出力レジス
タ２３、２４、２５に格納される。このようなエラーチ
ェック方式では、記憶手段から読み出したｎ個の制御命
令を一括してエラーチェックがなされていた。例えば、
下記の第１表のような処理をする場合を想定する。主記
憶装置ＭからデータＡを読み出し、作業レジスタＸに格
納し、作業レジスタＹに格納されたデータＢと前記デー
タＡを演算器ＡＬＵで加算して、加算結果Ｃを作業レジ
スタｚに格納する。作業レジスタＺに格納された加算結
果Ｃを主記憶装置Ｍに格納する。この一連の処理過程を
制御する制御記憶に蓄えられた水平型のマイクロ命令群
の一般的な例示を第２表に、具体的な例示を第３表に示
す。

この第３表から第１のマシンサイクルでは、並行処理が
なされていない場合制御に必要な項目は、Ａフイールド
とＢフイールドでありＣ−Ｆの各フイールドは、制御に
直接関係がない。

同様に第２のサイクルでは、Ａ．．Ｅ．Ｆフイールドが
直接制御に関係がある。例えば第１のマシンサイクルで
Ｃ−Ｆの各フイールドのうち少なくとも１つに対応する
エラーチエツク回路でエラーを検出した場合には、→律
にエラーチエツクがなされているため、制御命令の読出
工ラーとして例えばクロツクパルスの各装置への供給を
停止したり、エラーの訂正をしていた。この例では、第
１のマシンサイクルで真に必要な制御命令は、ＡとＢフ
イールドであり、それ以外のフイールドでエラーを検出
しても並行処理がなされていない限り制御には直接影響
を及ぼさない。

この結果、動作に影響するエラーも影響しないエラーも
同一に扱われていた為エラーチエツクに無駄があり、例
えば無駄なエラー訂正回路を通す時間が遅延時間となり
性能、稼働性の面で悪影響を及ぼす欠点があつた。本発
明は、ｎ個のフイールドにグループ分割されたマイクロ
命令を読み出す際、特定のフイールドのみを対象として
エラー検出をする装置を提供することを目的とする。

本発明は、アドレス情報を格納するアドレスレジスタと
、前記アドレス情報により指示される複数の記憶位置の
それぞれに複数のフイールドと、これらの複数のフイー
ルドのうち、エラー処理の対象とするフイールドがどれ
であるかを示す選択情報とからなるマイクロ命令を記憶
した制御部と、前記アドレス情報にもとづいて読み出さ
れたマイクロ命令を各フイールド毎に格納する複数のレ
ジスタと、前記読み出されたマイクロ命令の各フイール
ドに対応して設けられ、対応するフイールドにエラーが
あるか否かを示すエラー検出情報を出力する複数のエラ
ー検出回路と、前記選択情報により、前記複数のエラー
検出回路から出力されるエラー検出情報のうちエラー処
理の対象とするエラー検出情報を選択して出力するエラ
ー検出情報選択回路とを含むことを特徴とする構成であ
る。

制御プログラムに新たにｍビツトのフイールドを追加し
、このフイールドで制御プログラムの有効フイールド即
ち制御記憶回路から制御プログラムを読み出す時エラー
が検出されてもそのエラーフイールドがその時動作を規
定しているか否かをプログラムのコーデイング段階で指
定することにより、動作に悪影響しないエラーが検出さ
れてもそのエラーは無視することが出来、装置の稼動性
を向上することができる。次に本発明を一実施例を用い
て説明する。

第２図は本発明の第１の実施例の構成を示した図、第３
図は本発明の第２の実施例の構成を示す図である。まず
第２図を用いて本発明による制御記憶装置の一般構成を
説明する。制御アドレスレジスタ１０により指定された
制御プログラムは、制御記憶回路１１から読み出される
と制御プログラムを構成するｎ個のフイールドは第１フ
イールド出力レジスタ１３、第２フイールド出力レジス
タ１４、・・・・・・・・・・・・・・・第ｎフイール
ド出力レジスタ１５にまた制御プログラムワードに追加
されたｍビツトのフイールドの内容は本発明の特徴であ
るエラーチエツクの結果選択回路１２に送られる。

第１〜第ｎフイールドの出力レジスタは、それぞれのエ
ラーチエツク回路１６，１７，１８に接続され読み出し
エラーチエツクが行われる各エラーチエツク回路でのエ
ラーチエツ侶おりの結果は、エラー信号２γ，２ｒ，２
７ｍとしてクロツクパルス制御回路１９に送られる。そ
こでエラーチエツク結果選択回路１２からの出力と条件
がとられ動作に悪影響を及ぼすエラーが検出されたか否
かがチエツクされ動作に悪影響を及ぼすエラーが検出さ
れると情報処理装置を構成している各回路に配られてい
るクロツクパルスを止める為に、クロツクパルス禁止信
号２６が出され、誤動作を禁止する制御を行なう。一般
にはこの後でエラー訂正を行なつたりエラー原因を追求
する為の処理が行われる。次に第２図に示す本発明の実
施例のプロツク図を使用して制御プログラムワードとエ
ラーフイールド選択回路及びエラーチエツク回路の関係
を具体的に説明する。制御プログラムワードはエラー選
択フイールドｍビツト１１０と第１プログラムフイール
ド１１１、第２プログラムフイールド１１２、・・・・
・・・・・・・・・・・第ｎプログラムフイールド１１
３から構成されて、制御プログラムワードが制御記憶回
路１２５から読み出されるとエラー選択フイールド１１
０は、ｎビツトのエラーフイールド指定レジスタ１２２
にセツトされる。

この内容はｎ個の制御プログラムフイールドに対して各
々読み出しチエツクを行なつた結果エラーが存在するこ
とが判つた場合でも無視出来ないプログラムフイールド
を指定する為に使われる。そこで第１〜第ｎプログラム
フイールドは、それぞれの出力レジスタ１３，１４，１
５に読み出された後で、それぞれバリテイチエツク回路
１６，１７・・・・・・・・・・・・・・・１８を介し
て読み出しエラーチエツクが行われその結果であるエラ
ー信号２ｒ，２７″，２７ｍがエラーチエツク結果選択
レジスタの出力とＡＮＤゲート１９１，１９２，１９３
で条件がとられ無視出来ないエラーが検出された時、真
のエラー信号として０Ｒゲート３０を介してエラー処理
回路に報告される。これは、第１図の説明の際に用いた
表と同様の処理をする場合の選択情報を含めて示す。

この表かられかるようにフイールド指定情報部のビツト
は、第１ビツトがＡフイールドに、第２ビツトはＢフイ
ールドにという具合に各ビツトが各フイールドに対応し
て設けられている。

この表では１１「１で指定されたフイールドのみエラー
検出がなされる。この選択情報はビツト数を減少させて
格納しておき、エラーフイールドレジスタ１２２の前段
にデコーダを挿入してもよい。この場合は、フィールド
殉定部のハードウエア等の減少という効果をもたらす。
第３図は、エラー訂正回路を有する制御記憶装置に本発
明で示される機能を付加した実施例を示す。

第３図における０Ｒゲート３０の出力までは、第２図で
説明したのでここでは真のエラーがどのように利用され
るかについて説明する。制御アドレスレジスタ１０で指
定された制御プログラムが制御記憶回路１１から読み出
されると、エラー選択フイールドは、エラーフイールド
指定レジスタ１２に、第１プログラムフイールドから第
ｎプログラムフイールドはそれぞれ、第１選択回路２１
３、第２選択回路２１４、・・・・・・・・・・・・・
・・第ｎ選択回路を通して第１フイールド出力レジスタ
１３、第２フイールド出力レジスタ１４、・・・・・・
・・・・・・・・・第ｎフイールド出力レジスタ１５に
送られる。

これら出力レジスタの出力は、第１エラーチエツク回路
１６、第２エラーチエツク回路１７、第ｎエラーチエツ
ク回路１８に送られると共に、第１から第ｎの演算制御
回路２０，２１，２２に送られ演算、制御動作が行われ
る。各演算制御回路の出力は、第１演算結果保持レジス
タ２３、第２演算結果保持レジスタ２４、・・・・・・
・・・・・・・・・第ｎ演算結果保持レジスタ２５に送
られるが、ここで０Ｒゲート３０の出力として真のエラ
ー信号が検出されるとその信号は、インバータゲートを
通してクロツク禁止信号にかえられ、第１〜第ｎフイー
ルド出力レジスタ以外に配られているクロツクパルスと
ＡＮＤゲート２９で条件がとられクロツクパルスが止め
られる。第１〜第ｎフイールド出力レジスタに送られて
いるクロツクパルスは止められないのでエラーデータは
、エラー訂正回路５０を通して訂正が行われ、それぞれ
第１から第ｎ選択回路２１３，２１４，２１５を介して
第１から第ｎフイールド出力レジスタに正しいデータが
再びセツトされる。ここで第１から第ｎ選択回路の切替
信号には０Ｒゲート２２５の出力が利用される。以上説
明して来た様に制御プログラムで制御される情報処理装
置に本発明の機能を採用することにより、稼動性を向上
させることが出来、エラー訂正機能を付けた場合には性
能の低下を防ぐことが出米る。本発明は実施例で説明し
たように構成することによりエラーチエツクの結果、エ
ラーが検出された場合もそのエラーが動作に影響するか
否かを区別して、エラーチエツクの無駄をなくすことが
出来、装置の稼動性が向上できエラー訂正機能を付ける
場合もエラー訂正をする必要の有無を区別して、性能低
下を防ぐことができる。

【図面の簡単な説明】

第１図は、従来技術の一例を示した構成図であり、第２
図、第３図は本発明一実施例を示した構成図である。 １０・・・・・・制御アドレスレジスタ、１１・・・・
・・制御記憶回路、１２・・・・・・エラーチエツク結
果選択回路、１３・・・・・・第１フイールド出力レジ
スタ、１４・・・・・・第２フイールド出力レジスタ、
１５・・・・・・第ｎフイールド出力レジスタ、１６・
・・・・・第１フイールドエラーチエツク回路、１７・
・・・・・第２フイールドエラーチエツク回路、１８・
・・・・・第ｎフイールドエラーチエツク回路、１９・
・・・・・クロツクパルス制御回路、２０・・・・・・
第１演算制御回路、２１・・・・・・第２演算制御回路
、２２・・・・・・第ｎ演算制御回路、２３・・・・・
・第１結果保持レジスタ、２４・・・・・・第２結果保
持レジスタ、２５・・・・・・第ｎ結果保持レジスタ、
２６・・・・・・クロツクパルス禁止信号、２７，２ｒ
，２７′７・・・・・・エラー信号、２８″，２８Ｉ，
２８′７・・・・・・制御信号、２９・・・・・・禁止
回路、１１０・・・・・・エラーマスク指定フイールド
、１１１・・・・・・第１プログラムフイールド、１１
２・・・・・・第２プログラムフイールド、１１３・・
・・・・第ｎプログラムフイールド、を示す。

Claims (1)

【特許請求の範囲】
1. １ アドレス情報を格納するアドレスレジスタと、前記
   アドレス情報により指示される複数の記憶位置のそれぞ
   れに複数のフィールドとこれらの複数のフィールドのう
   ち、エラー処理の対象とするフィールドがどれであるか
   を示す選択情報とからなるマイクロ命令を記憶した制御
   記憶部と、前記アドレス情報にもとづいて、１マシンサ
   イクル毎に読み出されたマイクロ命令を各フィールド毎
   に格納する複数の出力レジスタと、前記読み出されたマ
   イクロ命令の各フィールドに対応して設けられ、対応す
   るフィールドにエラーがあるか否かを示すエラー検出情
   報を出力する複数のエラー検出回路と、前記選択情報に
   より前記複数のエラー検出回路から出力されるエラー検
   出情報のうちエラー処理の対象とするエラー検出情報を
   選択して出力するエラー検出情報選択回路とを含むこと
   を特徴とする制御記憶装置。