JPH08161234A - プロセッサにより処理される指令の線形シーケンス実行保護方法及び装置 - Google Patents
プロセッサにより処理される指令の線形シーケンス実行保護方法及び装置Info
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- JPH08161234A JPH08161234A JP7191346A JP19134695A JPH08161234A JP H08161234 A JPH08161234 A JP H08161234A JP 7191346 A JP7191346 A JP 7191346A JP 19134695 A JP19134695 A JP 19134695A JP H08161234 A JPH08161234 A JP H08161234A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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-
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 プロセッサにより処理され、メモリ内におい
て所定の開始アドレスに格納された指令の線形順序にお
ける実行エラーを検出すること。 【構成】本発明による方法は、書き込み時に、シーケン
ス内の各ワードを開始アドレスワードからの一つのビッ
トに対応づけ、書き込まれるべきシーケンス内の各ワー
ドの使用されないビットを開始アドレスワードの対応し
たビットの値がワードのビットに適用された所定の関数
の結果に等しくなるように決定し、読み出し時に、読み
出されたワードのビットに適用される前記の関数の結果
を開始アドレスワードの対応するビットの値と比較し、
差異が有る場合にはエラー信号を送出する。
て所定の開始アドレスに格納された指令の線形順序にお
ける実行エラーを検出すること。 【構成】本発明による方法は、書き込み時に、シーケン
ス内の各ワードを開始アドレスワードからの一つのビッ
トに対応づけ、書き込まれるべきシーケンス内の各ワー
ドの使用されないビットを開始アドレスワードの対応し
たビットの値がワードのビットに適用された所定の関数
の結果に等しくなるように決定し、読み出し時に、読み
出されたワードのビットに適用される前記の関数の結果
を開始アドレスワードの対応するビットの値と比較し、
差異が有る場合にはエラー信号を送出する。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサによって処理
される命令の線形シーケンスの実行を制御するための装
置に関する。本発明はとりわけ、他を除外するものでは
ないが、例えば車両の操縦を可能化する画像情報を表示
するための装置に応用される。
される命令の線形シーケンスの実行を制御するための装
置に関する。本発明はとりわけ、他を除外するものでは
ないが、例えば車両の操縦を可能化する画像情報を表示
するための装置に応用される。
【０００２】
【従来の技術】一般的に言って、かかる装置はプロセッ
サ、メモリ及び表示スクリーンを含み、目視されるべき
パターンを構成し読み出し専用メモリに格納された予め
定められた情報または命令のシーケンスを使用する。そ
れらが目視されるためには、開始アドレスによってそれ
ぞれ指示されるこれらの情報または命令のシーケンスが
処理されて装置の画像メモリ内に対応するパターンの書
き込みが行われねばならない。
サ、メモリ及び表示スクリーンを含み、目視されるべき
パターンを構成し読み出し専用メモリに格納された予め
定められた情報または命令のシーケンスを使用する。そ
れらが目視されるためには、開始アドレスによってそれ
ぞれ指示されるこれらの情報または命令のシーケンスが
処理されて装置の画像メモリ内に対応するパターンの書
き込みが行われねばならない。
【０００３】誤った情報が表示されることは、車両の操
縦の関係では、もしそのことが検知されない場合には破
局的な可能性の有る判断につながることがしばしば起こ
る。
縦の関係では、もしそのことが検知されない場合には破
局的な可能性の有る判断につながることがしばしば起こ
る。
【０００４】
【発明が解決しようとする課題】この発明の主たる目的
は、かかる誤動作を生じさせる虞れのある作図シーケン
スの非蓋然性を検出することである。
は、かかる誤動作を生じさせる虞れのある作図シーケン
スの非蓋然性を検出することである。
【０００５】
【課題を解決するための手段】従って、本発明はプロセ
ッサによって処理され、メモリ内で所定数のビットから
成る２進ワードの形で表された所定の開始アドレスにお
いて格納された指令の線形シーケンスの実行におけるエ
ラーを検出する方法が提供するものであり、前記シーケ
ンスは各々がシーケンスの指令のコーディングにおいて
用いられない少なくとも一つのビットを含む一連の２進
ワードから成り、前記方法はシーケンス内の各ワードを
シーケンス内のワードの順序がアドレスワード内のビッ
トの所定の順序に符合するようにアドレスワードの一つ
のビットに対応づけ、メモリ内にシーケンスを格納する
間において、シーケンス内の各ワードについて、使用さ
れないビットの値をアドレスワードの対応するビットの
値がシーケンス内のワードのビットに適用された所定の
関数の結果に等しくなるように決定し、メモリにおいて
シーケンスからワードを読み出す間において、シーケン
ス内の読み出されたワードのランク（順番）によってシ
ーケンス開始アドレスワードの対応するビットを探索
し、読み出されたワードのビットに適用される前記関数
の結果をアドレスワードの対応するビットの値と比較
し、もし結果が異なっていればエラー信号を送出する各
ステップから成ることを特徴とする。
ッサによって処理され、メモリ内で所定数のビットから
成る２進ワードの形で表された所定の開始アドレスにお
いて格納された指令の線形シーケンスの実行におけるエ
ラーを検出する方法が提供するものであり、前記シーケ
ンスは各々がシーケンスの指令のコーディングにおいて
用いられない少なくとも一つのビットを含む一連の２進
ワードから成り、前記方法はシーケンス内の各ワードを
シーケンス内のワードの順序がアドレスワード内のビッ
トの所定の順序に符合するようにアドレスワードの一つ
のビットに対応づけ、メモリ内にシーケンスを格納する
間において、シーケンス内の各ワードについて、使用さ
れないビットの値をアドレスワードの対応するビットの
値がシーケンス内のワードのビットに適用された所定の
関数の結果に等しくなるように決定し、メモリにおいて
シーケンスからワードを読み出す間において、シーケン
ス内の読み出されたワードのランク（順番）によってシ
ーケンス開始アドレスワードの対応するビットを探索
し、読み出されたワードのビットに適用される前記関数
の結果をアドレスワードの対応するビットの値と比較
し、もし結果が異なっていればエラー信号を送出する各
ステップから成ることを特徴とする。
【０００６】
【作用】この方法により、シーケンス内のワードの読み
出しの順序づけ及び読み出されたワードの値が同時に制
御される。好ましくは、シーケンス内のワードのビット
に適用される関数はパリティ演算型であり、それによっ
て読み出されたワードの全てのビットを全体的にチェッ
クすることが可能になる。
出しの順序づけ及び読み出されたワードの値が同時に制
御される。好ましくは、シーケンス内のワードのビット
に適用される関数はパリティ演算型であり、それによっ
て読み出されたワードの全てのビットを全体的にチェッ
クすることが可能になる。
【０００７】
【実施例】発明の更に他の特徴及び利点は対応した添付
図面を参照しながら限定的でない実例として記述された
以下の本発明の実施例から明らかになる。図１に表され
たエラー検出装置は、マルチプレクサ２に接続されたレ
ジスタ１を有し、マルチプレクサ２はレジスタ１に含ま
れるカウンタ３によって制御されており、該カウンタは
ワードの一つのビットがそのカウント値の関数として選
択されることを可能にするものである。
図面を参照しながら限定的でない実例として記述された
以下の本発明の実施例から明らかになる。図１に表され
たエラー検出装置は、マルチプレクサ２に接続されたレ
ジスタ１を有し、マルチプレクサ２はレジスタ１に含ま
れるカウンタ３によって制御されており、該カウンタは
ワードの一つのビットがそのカウント値の関数として選
択されることを可能にするものである。
【０００８】このレジスタ１はプロセッサによって実行
されるべき命令の線形シーケンス１０の第１のワード１
１の２進アドレスを受け取るように成されており、該シ
ーケンスはメモリ４に格納されている。メモリ４内でカ
ウンタ５から供給されたアドレスにおいて読まれた２進
ワード１２は回路、例えば２進コンパレータとして用い
られるＥＸＯＲゲート７の入力にその出力が接続された
パリティ検出回路６によって処理される。更に、マルチ
プレクサ２の出力は、もし二つの入力が同一の論理レベ
ルでない場合にその出力がエラー信号を供給するＥＸＯ
Ｒゲート７の他方の入力に接続されている。
されるべき命令の線形シーケンス１０の第１のワード１
１の２進アドレスを受け取るように成されており、該シ
ーケンスはメモリ４に格納されている。メモリ４内でカ
ウンタ５から供給されたアドレスにおいて読まれた２進
ワード１２は回路、例えば２進コンパレータとして用い
られるＥＸＯＲゲート７の入力にその出力が接続された
パリティ検出回路６によって処理される。更に、マルチ
プレクサ２の出力は、もし二つの入力が同一の論理レベ
ルでない場合にその出力がエラー信号を供給するＥＸＯ
Ｒゲート７の他方の入力に接続されている。
【０００９】シーケンス１０の実行が開始された時点で
プロセッサはシーケンス１０の開始の２進アドレスをレ
ジスタ１及びメモリ読み出しカウンタ５にロードし、カ
ウンタ３をゼロに初期化する。こうして、マルチプレク
サはレジスタ１の所定の順序に応じてランク１のビット
を選択するように制御され、同時にシーケンス１０の第
１のワードが読み取られる。もしこのワードのパリティ
がシーケンスの開始アドレスの第１のビットの値と異な
っているときには、エラー信号がＥＸＯＲゲート７の出
力において得られる。この例においては、エラー信号は
論理「１」の状態でアクティブである。
プロセッサはシーケンス１０の開始の２進アドレスをレ
ジスタ１及びメモリ読み出しカウンタ５にロードし、カ
ウンタ３をゼロに初期化する。こうして、マルチプレク
サはレジスタ１の所定の順序に応じてランク１のビット
を選択するように制御され、同時にシーケンス１０の第
１のワードが読み取られる。もしこのワードのパリティ
がシーケンスの開始アドレスの第１のビットの値と異な
っているときには、エラー信号がＥＸＯＲゲート７の出
力において得られる。この例においては、エラー信号は
論理「１」の状態でアクティブである。
【００１０】これに続くステージにおいては、二つのカ
ウンタ３及び５が増分されて、シーケンス１０の開始ア
ドレスの第２のビットの所定の順序の選択、メモリ４内
の第２のワードの読み出し、及びＥＸＯＲゲート７によ
る第２のワードのパリティの開始アドレスの第２のビッ
トとの比較が行われる。これらの動作はシーケンス１０
の最終ワード１３まで繰り返され、カウンタ３及び５が
シーケンス１０内の次のワードが読み出されたときに増
分される。更に、レジスタ１内のビットの各々を巡回的
に選択するために、カウンタ３はその値がアドレスワー
ド内のビット数の値に達する毎にゼロ化される。こうし
て、シーケンススタートアドレスワードのビットの各々
が、ｎをアドレスワード内のビットの数としたとき、モ
ジュロ−ｎのランクがアドレスワードビットのランクに
等しいシーケンス内のワードに対応付けられる。
ウンタ３及び５が増分されて、シーケンス１０の開始ア
ドレスの第２のビットの所定の順序の選択、メモリ４内
の第２のワードの読み出し、及びＥＸＯＲゲート７によ
る第２のワードのパリティの開始アドレスの第２のビッ
トとの比較が行われる。これらの動作はシーケンス１０
の最終ワード１３まで繰り返され、カウンタ３及び５が
シーケンス１０内の次のワードが読み出されたときに増
分される。更に、レジスタ１内のビットの各々を巡回的
に選択するために、カウンタ３はその値がアドレスワー
ド内のビット数の値に達する毎にゼロ化される。こうし
て、シーケンススタートアドレスワードのビットの各々
が、ｎをアドレスワード内のビットの数としたとき、モ
ジュロ−ｎのランクがアドレスワードビットのランクに
等しいシーケンス内のワードに対応付けられる。
【００１１】シーケンス内のワードのパリティ及びシー
ケンス開始アドレスに対応したビットの値が一致するこ
とはシーケンスの各ワード使用されないビット１６の存
在によって確かめられる。この使用されないビット１６
はシーケンス１０のメモリ４への格納の際に、かかる一
致が得られるような値に位置が決められている。この様
にして本装置においてはシーケンス内のすべてのワード
が、シーケンス内におけるそれらの順序に従って実際に
読まれたことをチェックすることが可能である。更に、
ワードのパリティがワード内の全てのビットによって決
められる場合には、この装置により各ワードの値をチェ
ックすることもまた可能である。
ケンス開始アドレスに対応したビットの値が一致するこ
とはシーケンスの各ワード使用されないビット１６の存
在によって確かめられる。この使用されないビット１６
はシーケンス１０のメモリ４への格納の際に、かかる一
致が得られるような値に位置が決められている。この様
にして本装置においてはシーケンス内のすべてのワード
が、シーケンス内におけるそれらの順序に従って実際に
読まれたことをチェックすることが可能である。更に、
ワードのパリティがワード内の全てのビットによって決
められる場合には、この装置により各ワードの値をチェ
ックすることもまた可能である。
【００１２】図２に示された発明の実施例によれば、シ
ーケンス１０内の各ワード１１、１２、１３は作図命令
のコーディングに用いられないけれどもワードのパリテ
ィを記憶するために予め記述されたシーケンスのチェッ
クにおいて用いられる第２のビットを含んでいる。この
ビット２０の値が第２のＥＸＯＲゲート２１によって、
例えばパリティ演算回路６により供給される値と比較さ
れる。第２のＥＸＯＲゲート２１はこうして入力におけ
る信号の論理レベルが異なっている場合には第２のエラ
ー信号を発生する。
ーケンス１０内の各ワード１１、１２、１３は作図命令
のコーディングに用いられないけれどもワードのパリテ
ィを記憶するために予め記述されたシーケンスのチェッ
クにおいて用いられる第２のビットを含んでいる。この
ビット２０の値が第２のＥＸＯＲゲート２１によって、
例えばパリティ演算回路６により供給される値と比較さ
れる。第２のＥＸＯＲゲート２１はこうして入力におけ
る信号の論理レベルが異なっている場合には第２のエラ
ー信号を発生する。
【００１３】このようにして、もしメモリ４内において
読まれたワードのパリティ（ビット２０を除く）がこの
同じワードのビット２０の値に符合するか、ＥＸＯＲゲ
ート７がエラー信号を発生した時にはシーケンス１０の
実行の手順内にエラーが発生している。逆に、もしＥＸ
ＯＲゲート２１がエラー信号を出力するときは、これは
読み出したワードのパリティエラーを、即ちこのワード
が不正確な値を有することを示している。
読まれたワードのパリティ（ビット２０を除く）がこの
同じワードのビット２０の値に符合するか、ＥＸＯＲゲ
ート７がエラー信号を発生した時にはシーケンス１０の
実行の手順内にエラーが発生している。逆に、もしＥＸ
ＯＲゲート２１がエラー信号を出力するときは、これは
読み出したワードのパリティエラーを、即ちこのワード
が不正確な値を有することを示している。
【００１４】この様にしてこの装置は第１のＥＸＯＲゲ
ート７によって示されるシーケンスエラー及び第２のＥ
ＸＯＲゲート２１によって示される書き込み又は読み出
しエラーの間で成されるべき区別を可能にしているので
ある。
ート７によって示されるシーケンスエラー及び第２のＥ
ＸＯＲゲート２１によって示される書き込み又は読み出
しエラーの間で成されるべき区別を可能にしているので
ある。
【図１】本発明による方法を実施するエラー検出装置を
概略的に描いた図である。
概略的に描いた図である。
【図２】第２の実施例によるエラー検出装置を概略的に
描いた図である。
描いた図である。
１， レジスタ ２， マルチプレクサ ３， カウンタ ４， メモリ ５， カウンタ ６， パリティ検出回路 ７， ＥＸＯＲゲート １０，シーケンス ２１，第２のＥＸＯＲゲート
Claims (5)
- 【請求項１】 プロセッサにより処理される指令であっ
て、メモリにおいて所定の開始アドレスに格納され、所
定数のビットから成る２進ワードの形で表される前記指
令の線形シーケンスの実行におけるエラーを検出する方
法であって、前記シーケンスは各々が前記指令のコーデ
ィングにおいて用いられない少なくとも一つのビットを
含む一連の２進ワードから成り、前記方法は、 シーケンス内の各ワードを前記シーケンス内の前記ワー
ドの順序がアドレスワード内のビットの所定の順序に等
しくなるように前記アドレスワードのビットに対応づ
け、 前記シーケンスを前記メモリ内に格納する間に、前記シ
ーケンス内の各ワードについて、使用されないビットの
値を対応づけられたアドレスワードの値が前記シーケン
ス内の前記ワードのビットに適用された所定の関数の結
果に等しくなるように決定し、 前記メモリにおける前記シーケンスからのワードの読み
出しにおいて、前記シーケンス開始アドレスワードの対
応するビットを前記シーケンス内で読み出された前記ワ
ードのランクに従って探索し、前記読み出されたワード
の前記ビットに適用された前記関数の結果を前記アドレ
スワードの対応するビットの値と比較し、その結果が差
異を表す時にはエラー信号を供給することを特徴とする
前記検出方法。 - 【請求項２】 前記関数はパリティ演算関数であること
を特徴とする請求項１に記載の方法。 - 【請求項３】 ｎを前記アドレスワード内のビット数と
するとき、前記アドレスワードの各ビットは、前記シー
ケンス内のモジュロ−ｎランクが前記アドレスワード内
の対応するビットのランクに等しい前記シーケンスのワ
ードに対応づけられていることを特徴とする請求項１に
記載の方法。 - 【請求項４】 請求項１に記載の方法を行うための装置
であって、 第１のカウンタにより制御されるマルチプレクサに接続
され、それ自身に含まれるワードのビットが前記第１の
カウンタの値の関数として選択されることを可能化する
レジスタと、 シーケンス開始アドレスの値により初期化され、前記メ
モリにおいて読み出されるべきワードのアドレスを決定
する第２のカウンタと、 前記メモリに接続され、アドレスが前記第２のカウンタ
の値によって示されるワードのパリティを演算するパリ
ティ演算回路と、 その入力において前記パリティ演算回路により供給され
る信号及び前記マルチプレクサからの信号を受取り、入
力における二つの信号の各論理レベルが異なる時にはエ
ラー信号を供給するＥＸＯＲゲートとから成ることを特
徴とする前記装置。 - 【請求項５】 前記装置は前記パリティ演算回路によっ
て供給される信号をワードの有用な部分のパリティが格
納されたメモリ内の各ワードの第２の使用されないビッ
トの値と比較する第２のＥＸＯＲゲートを含み、前記第
２のＥＸＯＲゲートの出力は前記ワードの演算されたパ
リティが前記第２の使用されないビットの格納されたパ
リティと異なるときにはエラー信号を発生することを特
徴とする請求項４に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9409284 | 1994-07-27 | ||
| FR9409284A FR2723222B1 (fr) | 1994-07-27 | 1994-07-27 | Procede et dispositif de securisation du deroulement de sequences lineaires d'ordres executes par unprocesseur |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08161234A true JPH08161234A (ja) | 1996-06-21 |
Family
ID=9465790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7191346A Pending JPH08161234A (ja) | 1994-07-27 | 1995-07-27 | プロセッサにより処理される指令の線形シーケンス実行保護方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5701315A (ja) |
| EP (1) | EP0694842B1 (ja) |
| JP (1) | JPH08161234A (ja) |
| DE (1) | DE69507396T2 (ja) |
| FR (1) | FR2723222B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2757653B1 (fr) | 1996-12-20 | 1999-03-12 | Sextant Avionique | Controleur d'entrees-sorties autonome et deporte |
| FR2790886B1 (fr) | 1999-03-12 | 2001-06-08 | Sextant Avionique | Procede et dispositif d'adressage sequentiel des entrees d'un multiplexeur de circuit d'acquisition de donnees |
| FR2822319B1 (fr) * | 2001-03-16 | 2003-05-30 | Thomson Csf | Commutateur de trames d'informations de taille variable pour reseaux securitaires embarques |
| FR2828046B1 (fr) * | 2001-07-27 | 2003-10-10 | Thales Sa | Procede de gestion de taches pour un automate de routage d'un commutateur de paquets faisant partie d'un reseau securise de transmission a commutation par paquets |
| FR2844946B1 (fr) * | 2002-03-15 | 2004-10-22 | Thales Sa | Procede de selection et de tri de paquets mis a disposition d'un equipement par un reseau de transmission de donnees par paquets |
| FR2840482B1 (fr) * | 2002-05-28 | 2004-10-15 | Thales Sa | Procede de reconstitution de messages achemines par un ou plusieurs reseaux de transmission par paquets |
| US8140951B2 (en) * | 2008-02-15 | 2012-03-20 | International Business Machines Corporation | Method and system for instruction address parity comparison |
| FR2933829B1 (fr) | 2008-07-08 | 2015-08-07 | Thales Sa | Dispositif et procede de detection de l'origine numerique d'un signal analogique |
| CN102341806B (zh) | 2009-03-02 | 2014-09-24 | Nxp股份有限公司 | 软件保护 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585378A (en) * | 1969-06-30 | 1971-06-15 | Ibm | Error detection scheme for memories |
| DE2518588C3 (de) * | 1975-04-25 | 1978-07-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Überwachung der Folgerichtigkeit von Codesignalgruppen in Einrichtungen der Nachrichtentechnik |
| US4108359A (en) * | 1977-03-30 | 1978-08-22 | The United States Of America As Represented By The Secretary Of The Army | Apparatus for verifying the execution of a sequence of coded instructions |
| US4692893A (en) * | 1984-12-24 | 1987-09-08 | International Business Machines Corp. | Buffer system using parity checking of address counter bit for detection of read/write failures |
| NL8600217A (nl) * | 1986-01-30 | 1987-08-17 | Philips Nv | Dataverwerkende inrichting bevattende een geheugeninrichting voorzien van een coincidentieschakeling die in een foutherkennings- en een coincidentiemode schakelbaar is. |
| US5392302A (en) * | 1991-03-13 | 1995-02-21 | Quantum Corp. | Address error detection technique for increasing the reliability of a storage subsystem |
-
1994
- 1994-07-27 FR FR9409284A patent/FR2723222B1/fr not_active Expired - Lifetime
-
1995
- 1995-07-17 DE DE69507396T patent/DE69507396T2/de not_active Expired - Lifetime
- 1995-07-17 EP EP95401697A patent/EP0694842B1/fr not_active Expired - Lifetime
- 1995-07-19 US US08/504,113 patent/US5701315A/en not_active Expired - Fee Related
- 1995-07-27 JP JP7191346A patent/JPH08161234A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69507396T2 (de) | 1999-07-01 |
| US5701315A (en) | 1997-12-23 |
| EP0694842A1 (fr) | 1996-01-31 |
| FR2723222B1 (fr) | 1996-09-27 |
| FR2723222A1 (fr) | 1996-02-02 |
| DE69507396D1 (de) | 1999-03-04 |
| EP0694842B1 (fr) | 1999-01-20 |
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