JPS59178545A - エラ−検出方式 - Google Patents
エラ−検出方式Info
- Publication number
- JPS59178545A JPS59178545A JP5419983A JP5419983A JPS59178545A JP S59178545 A JPS59178545 A JP S59178545A JP 5419983 A JP5419983 A JP 5419983A JP 5419983 A JP5419983 A JP 5419983A JP S59178545 A JPS59178545 A JP S59178545A
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- Japan
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- error
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はエラー検出方式に係り、特許こワード幅が可変
のり−１又はそのようなり−川の内のワーＩ・部分につ
いてのエラー検出出力形式を散着したエラー検出方式に
関する。
のり−１又はそのようなり−川の内のワーＩ・部分につ
いてのエラー検出出力形式を散着したエラー検出方式に
関する。
（Ｄ）技術の背景
データを処理するシステムにおいては、データにエラー
が発生したか否かを各エラーチェックポイントで調べる
必要がある。
が発生したか否かを各エラーチェックポイントで調べる
必要がある。
このようなエラーチェックはデータか固定長である場合
でも、又データが可変長である場合でもなしうろことは
勿論のこと、可変長のデータ内のデータ部分についても
、データの全部又は一部の区別な（なしうろことが必要
となる。、二のよ・うな例として記１怠装置かある。
でも、又データが可変長である場合でもなしうろことは
勿論のこと、可変長のデータ内のデータ部分についても
、データの全部又は一部の区別な（なしうろことが必要
となる。、二のよ・うな例として記１怠装置かある。
このようなデータについてのエラー検出方式も開発され
ているが、それらの方ｊいこは一長一短があるため、そ
の改善方が要望され１いイ）。
ているが、それらの方ｊいこは一長一短があるため、そ
の改善方が要望され１いイ）。
（・９従来技術と問題点
第１図に示されるようなレジスタスタックと呼ばれる記
憶装置がある。これは（１ハイトヰ１バの入出力ををし
、そのｑバイトにより構成するワードを９個をするもの
であり、ワード毎にも、又各ハ・イト毎にもアクセスし
うるよ・うに構成されているものである。
憶装置がある。これは（１ハイトヰ１バの入出力ををし
、そのｑバイトにより構成するワードを９個をするもの
であり、ワード毎にも、又各ハ・イト毎にもアクセスし
うるよ・うに構成されているものである。
このような記憶装置の各バイトにパリティエラー検出装
置を設し３れば、アクセスと同時にワード単位でも又ハ
イド単位でも発ノ４ニジたエラーの発４を箇所を知り得
るのであるが、エラー検出出力線が１〕×ｑ本もの多さ
になり、レジスタスタックをＩ、Ｓｌで構成すると、必
要とするビン数もそれと同数の多さに増大するので実用
性に乏しくなる。
置を設し３れば、アクセスと同時にワード単位でも又ハ
イド単位でも発ノ４ニジたエラーの発４を箇所を知り得
るのであるが、エラー検出出力線が１〕×ｑ本もの多さ
になり、レジスタスタックをＩ、Ｓｌで構成すると、必
要とするビン数もそれと同数の多さに増大するので実用
性に乏しくなる。
又、各ハイドのエラー信号の論理和をとってエラー検出
出力線に出力さ−Ｕ′る構成にずれは、それに要する線
数ば１本となるが、先住したエラーがとのハ・イトでヰ
したのかをエラー発ノ、「時に知ることが出来ず、これ
を知ろうと思えばそのための処理が別途に必要となって
来る。
出力線に出力さ−Ｕ′る構成にずれは、それに要する線
数ば１本となるが、先住したエラーがとのハ・イトでヰ
したのかをエラー発ノ、「時に知ることが出来ず、これ
を知ろうと思えばそのための処理が別途に必要となって
来る。
りＳ−）発明の目的
本発明は一ヒ述したような従来方式の有する欠点に＆腎
みて創案されたもので、その目的はエラー検出出力線を
１本とし、しかもその発７−ｔ：エラーのデータ又はデ
ータ部分も知り得るエラー検出方式を提供することにあ
る。
みて創案されたもので、その目的はエラー検出出力線を
１本とし、しかもその発７−ｔ：エラーのデータ又はデ
ータ部分も知り得るエラー検出方式を提供することにあ
る。
（、ｌ）発明の構成
そして、この目的は、データ幅を可変とするデータ又は
そのデータを構成するデータ部分を任意にアクセスしう
る装置のエラー検出方式において、ト、記データのアド
レス及び上記データ部分のアドレス、並びにこれら両者
を選択する信号に応答して各データ及び各データ部分の
エラー信号の選択を可能にし各選択エラー出力の論理和
をとり、その出力信号を−１−２両アドレス及び選択信
号によって決まるデータ又はデータ部分のエラー検出信
号として出力することによって達成される。
そのデータを構成するデータ部分を任意にアクセスしう
る装置のエラー検出方式において、ト、記データのアド
レス及び上記データ部分のアドレス、並びにこれら両者
を選択する信号に応答して各データ及び各データ部分の
エラー信号の選択を可能にし各選択エラー出力の論理和
をとり、その出力信号を−１−２両アドレス及び選択信
号によって決まるデータ又はデータ部分のエラー検出信
号として出力することによって達成される。
（・）発明の実施例
り下、添付図面を参照しながら、本発明の詳細な説明す
る。
る。
第２図は本発明の一実施例を示し、第３図はＢｙｔｅ
（ｓ、ｔ）ｓｅ４ｅｃＬ信号及びＷ ｏ ｒ ｄ（ｓ）
ｓｅｌｅｃｖ信号を発生ずる回路を示す。
（ｓ、ｔ）ｓｅ４ｅｃＬ信号及びＷ ｏ ｒ ｄ（ｓ）
ｓｅｌｅｃｖ信号を発生ずる回路を示す。
第１図に示すエラー検出回路ばｑハイドから成るワード
が９個記憶可能であって、各ワード毎に、又各バイト毎
にアクセス可能なレジスタスタック（記憶装置）のため
のものである。ハイ１−は後述レジスタに置かれる。
が９個記憶可能であって、各ワード毎に、又各バイト毎
にアクセス可能なレジスタスタック（記憶装置）のため
のものである。ハイ１−は後述レジスタに置かれる。
第２図において、任意のハイ１例えばＢｙｔｅ（１，Ｉ
）、Ｂｙ ｔ’ｅ （１，２）で発生したエラーを出
力するアンドゲート八Ｉ’３．ｌ、 Ａ Ｉ３．ｔ
、 ・・・がオアゲート１へ接続されている。これら
のアンドケートの一方の入力には、第３図に示すエラー
検出回路２の出力が接続されている。回路２０入力には
、レジスタ（Ｓ、ｔ）３の出力が接続されている。第３
図では、各バイ１−に設Ｕられる回路を（ｓ、ｔ）なる
参照文字を用いて表わしζある。回路２の出力を第２図
について云えば、（１゜１）ｅｒｒｏｒ、 （１，’
２）ｅｒｒｏｒで表わしである。又、アンドケート ・の他方の人力には、アンドゲート４の出力が接続され
ている。このアントゲ−１・４もエラー検出回路２と同
様、各ハイド毎に設けられ乙ゲー１〜で、その出力はそ
れらを代表して１３ｙｔｅ （ｓ．Ｌ）ｓｅｌｅｃｔと
表記しである。これを第２図について云えは、＋３ｙ
Ｌ ｅ （１， ｌ） ｓ ｅ ｌ ｅ（： ｔ。
）、Ｂｙ ｔ’ｅ （１，２）で発生したエラーを出
力するアンドゲート八Ｉ’３．ｌ、 Ａ Ｉ３．ｔ
、 ・・・がオアゲート１へ接続されている。これら
のアンドケートの一方の入力には、第３図に示すエラー
検出回路２の出力が接続されている。回路２０入力には
、レジスタ（Ｓ、ｔ）３の出力が接続されている。第３
図では、各バイ１−に設Ｕられる回路を（ｓ、ｔ）なる
参照文字を用いて表わしζある。回路２の出力を第２図
について云えば、（１゜１）ｅｒｒｏｒ、 （１，’
２）ｅｒｒｏｒで表わしである。又、アンドケート ・の他方の人力には、アンドゲート４の出力が接続され
ている。このアントゲ−１・４もエラー検出回路２と同
様、各ハイド毎に設けられ乙ゲー１〜で、その出力はそ
れらを代表して１３ｙｔｅ （ｓ．Ｌ）ｓｅｌｅｃｔと
表記しである。これを第２図について云えは、＋３ｙ
Ｌ ｅ （１， ｌ） ｓ ｅ ｌ ｅ（： ｔ。
Ｂ）’ｔｅ （１．２）ｓｅｌｅｃｔで表わされろ如く
なる。アンドゲート４はワーＩ・アＦレスデコーダ５の
出力のうち、ツードア１゛レスＳ線６、ハイ１〜アドレ
スデコーダ７の出力のうち、バイドア゛ＦレスＬ線８、
及びハイド選択指定線（１３ｙＬｅ）９が接続されてい
る。アントゲート４の出力は又オアゲート１０の一方の
人力へ接続されている。
なる。アンドゲート４はワーＩ・アＦレスデコーダ５の
出力のうち、ツードア１゛レスＳ線６、ハイ１〜アドレ
スデコーダ７の出力のうち、バイドア゛ＦレスＬ線８、
及びハイド選択指定線（１３ｙＬｅ）９が接続されてい
る。アントゲート４の出力は又オアゲート１０の一方の
人力へ接続されている。
又、任意のりート゛Ｓ例えばＷｏｒｄ（１）、Ｗｏｒｄ
（ｐ）で発生したエラーを出力するアントゲ−１−八Ｗ
＋， ・・・ＡＷｐがオアケー１− １へ接続されて
いる。テントゲート△ＶＶ＋． ・・・八ＷＰの一方
の人力は対応するオアゲートＯＷ，，・・・Ｏ Ｗ ｐ
の出力へ接続されている。Ｏ Ｗ ＋ の入力には、そ
のワード１を構成する各ハイ１−のエラー （］、］）
ｅｒｒｏｒ、・・・ （１，ｑ）ｅｒ ′ｒｏｒが接続
され、Ｏ Ｗ ｐの入力には、そのワーＦ Ｐを構成す
る各ハイドのエラー（ｐ， ｌ ） ｃ； ｒｒｏ
ｒ， ・＋Ｈ （Ｐ．ｑ）ｅｒｒｏｒが接続されて
いる。アントゲ−１・ＡＷ＋ 、 ・・・Ａ Ｗ Ｐ
の他方の入力には、Ｗｏｒｄ（１．）ｓｅｌｅｃｔ，−
−Ｗｏｒｄ （Ｐ）ｓｅｌｅｃｔが接続されている
。
（ｐ）で発生したエラーを出力するアントゲ−１−八Ｗ
＋， ・・・ＡＷｐがオアケー１− １へ接続されて
いる。テントゲート△ＶＶ＋． ・・・八ＷＰの一方
の人力は対応するオアゲートＯＷ，，・・・Ｏ Ｗ ｐ
の出力へ接続されている。Ｏ Ｗ ＋ の入力には、そ
のワード１を構成する各ハイ１−のエラー （］、］）
ｅｒｒｏｒ、・・・ （１，ｑ）ｅｒ ′ｒｏｒが接続
され、Ｏ Ｗ ｐの入力には、そのワーＦ Ｐを構成す
る各ハイドのエラー（ｐ， ｌ ） ｃ； ｒｒｏ
ｒ， ・＋Ｈ （Ｐ．ｑ）ｅｒｒｏｒが接続されて
いる。アントゲ−１・ＡＷ＋ 、 ・・・Ａ Ｗ Ｐ
の他方の入力には、Ｗｏｒｄ（１．）ｓｅｌｅｃｔ，−
−Ｗｏｒｄ （Ｐ）ｓｅｌｅｃｔが接続されている
。
Ｗｏｒｄ（ｌｌｓｅｌｅｃｔ ・ −−Ｗｏｒｄ
（Ｐ） ｓＣＩ ｅ （： ｔを発生する回ｌ洛は、
第３１＊ｌでは代表してアントゲート１１で表わしであ
る。このアントゲ−１〜１１の一方の入力には、ワード
デコーダ５の出力のうし、ワードアドレスＳ線６が接続
され、その他方の入力には、ＢｙＬｅ線１２が接続され
ている。 次に、」一連木発明の実施例の動作態様を説
明する。
（Ｐ） ｓＣＩ ｅ （： ｔを発生する回ｌ洛は、
第３１＊ｌでは代表してアントゲート１１で表わしであ
る。このアントゲ−１〜１１の一方の入力には、ワード
デコーダ５の出力のうし、ワードアドレスＳ線６が接続
され、その他方の入力には、ＢｙＬｅ線１２が接続され
ている。 次に、」一連木発明の実施例の動作態様を説
明する。
一ヒ述のレジスタスタックがワードアクセスモート°に
あると、ＢｙＬｅｆ泉１２力くオンにある。この状態に
あってワードＳをアクセスするためのワードアドレスが
ワードデコーダ５に与えられる。これにより、ワードア
ドレスＳ線６上に高レベルの信号が送出される。従って
、アントゲート１１から出力信号が発生されるので、Ｗ
ｏｒｄ（ｓ）ｓｅｌｅｃｔ線１３を経て、このワーＦ’
（Ｓ）を構成する各バイトを格納しているレジスタの各
々、即ち（３，１）、 ・・・ （Ｓ、Ｑ）をアクセ
スするべく、−ト、記出力信号はオアゲート１０を通過
し７、レジスタ（ｓ、１）、 ・・・ （ｓ、Ｑ）を
アクセスする。ワードＳがワード１であるとすると、レ
ジスタ（ｉ、ｌ）、 ・・・ （１，ｑ）がアクセス
されてそ９出力は対応するエラー検出回路２、即う２
（１，］）、 ・・・２（１，（１）へ悔えられ、ハ
イド別にエラーの有無がＫｌｌべられる。
あると、ＢｙＬｅｆ泉１２力くオンにある。この状態に
あってワードＳをアクセスするためのワードアドレスが
ワードデコーダ５に与えられる。これにより、ワードア
ドレスＳ線６上に高レベルの信号が送出される。従って
、アントゲート１１から出力信号が発生されるので、Ｗ
ｏｒｄ（ｓ）ｓｅｌｅｃｔ線１３を経て、このワーＦ’
（Ｓ）を構成する各バイトを格納しているレジスタの各
々、即ち（３，１）、 ・・・ （Ｓ、Ｑ）をアクセ
スするべく、−ト、記出力信号はオアゲート１０を通過
し７、レジスタ（ｓ、１）、 ・・・ （ｓ、Ｑ）を
アクセスする。ワードＳがワード１であるとすると、レ
ジスタ（ｉ、ｌ）、 ・・・ （１，ｑ）がアクセス
されてそ９出力は対応するエラー検出回路２、即う２
（１，］）、 ・・・２（１，（１）へ悔えられ、ハ
イド別にエラーの有無がＫｌｌべられる。
若しワード１のいずれかのハイドにエラーが生ずると、
ＯＷｌから出力信号が発生され、更にＡＷｌを経てオア
ケート１からエラー検出出力線１４Ｆにエラー検出信号
が発々−される。この信号はＪ−述のワードアドレス１
線及びＢ ｙ ｔ ｅ線１−の信号により１ノート１で
生じたエラーであることをアクセスと同時に認識しろる
。
ＯＷｌから出力信号が発生され、更にＡＷｌを経てオア
ケート１からエラー検出出力線１４Ｆにエラー検出信号
が発々−される。この信号はＪ−述のワードアドレス１
線及びＢ ｙ ｔ ｅ線１−の信号により１ノート１で
生じたエラーであることをアクセスと同時に認識しろる
。
このような関係はいずれのワードについても当て嵌まる
。
。
又、レジスタスタックがハイ１−アクセスモートにある
と、Ｂ ｙ ｔ ｅ線９」二にオン信号が供給される。
と、Ｂ ｙ ｔ ｅ線９」二にオン信号が供給される。
この状態においてワー１ζＳをアクセスするだめのワー
ドアドレスがワードアドレスでデコーダ５に与えられる
と共に、バイトＬをアクセスするゾこめのバイトアドレ
スがバイ１−アドレスデコーダ７に与えられる。これに
より、ワーじアドレスＳ線６及びバイトアドレスを線８
１−１に高ト・ヘルのイ言号が送出される。従って、ア
ンドゲート４からレジスタ（ｓ、ｔ）をアクセスするた
めの信号がメ゛アゲート１０を経て出力されてＩ／レジ
スタｓ、 ｔ）がアクセスされ、そのレジスタθ）ノ
・ζイト力くエラー検出回路２ （ｓ、ｔ）・＼供給さ
れる。若しユーラーがあれば、（ｓ、ｔ）ｅｒｒｏｒが
発生され７、ソノ信号はアントゲ−１・４か・ら１３ｙ
Ｌｅ（ｓ、ｔ）ｓｅｌｅｃｔ信号を受りているアントゲ
ートΔＢｓ Ｌへ供給されてそこからオ）′グー１１を
経−ζエラー検出出力線１４−ににエラー検出信号力く
発生される。この信号は上述のワードアドレスＳ線。
ドアドレスがワードアドレスでデコーダ５に与えられる
と共に、バイトＬをアクセスするゾこめのバイトアドレ
スがバイ１−アドレスデコーダ７に与えられる。これに
より、ワーじアドレスＳ線６及びバイトアドレスを線８
１−１に高ト・ヘルのイ言号が送出される。従って、ア
ンドゲート４からレジスタ（ｓ、ｔ）をアクセスするた
めの信号がメ゛アゲート１０を経て出力されてＩ／レジ
スタｓ、 ｔ）がアクセスされ、そのレジスタθ）ノ
・ζイト力くエラー検出回路２ （ｓ、ｔ）・＼供給さ
れる。若しユーラーがあれば、（ｓ、ｔ）ｅｒｒｏｒが
発生され７、ソノ信号はアントゲ−１・４か・ら１３ｙ
Ｌｅ（ｓ、ｔ）ｓｅｌｅｃｔ信号を受りているアントゲ
ートΔＢｓ Ｌへ供給されてそこからオ）′グー１１を
経−ζエラー検出出力線１４−ににエラー検出信号力く
発生される。この信号は上述のワードアドレスＳ線。
ハ・イトアドルスを線１及びＢｙＬｅ線１−の信号乙こ
より、ハ・イト （ｓ、ｔ）でノ士しノこコニラー′で
あ；！〕ことをアクセスと同時に認識しうる。
より、ハ・イト （ｓ、ｔ）でノ士しノこコニラー′で
あ；！〕ことをアクセスと同時に認識しうる。
なお、本発明において、ワードアドレスとして存在しな
いコードを入力するか、他の指示入力を設けることで、
全ノ＼イトにおりるエラー信号の９命理和を出力するよ
うに構成することも可能である。
いコードを入力するか、他の指示入力を設けることで、
全ノ＼イトにおりるエラー信号の９命理和を出力するよ
うに構成することも可能である。
（ト）発明の効果
以上述べたところから明らかなように、本発明によれば
、エラー検出出力線を１本とし、しかもデータの一部又
は全部を問わずそこにエラーが仕する場合には、そのア
クセスと同時にそのエラーを検出することが出来る。
、エラー検出出力線を１本とし、しかもデータの一部又
は全部を問わずそこにエラーが仕する場合には、そのア
クセスと同時にそのエラーを検出することが出来る。
第１図は従来のレジスタスタックでのエラー検出の説明
に用いる図、第２図は本発明の一部）ｆｆｉ例を示す図
、第３図は第２しｌ実施例を補足する回路図１である。 図中、１はオアケート、八Ｂ、、、 ΔＢ１ｚ・・・
はアンｌ−ケート、ＯＷｌ、 ・・・０Ｗ）−はオア
ケー１−１ＡＷ＋、 ・・・ＡＷｐはアントゲ−Ｉ−
１２はエラー検出回路、３はレジスタ、４．１１はアン
トゲ−１・、１０ばオアゲー１−１５はワードアドレス
デコーダ はＢｙｔｅ線、１２はｆ３ｙＬｅ線である。 第１図 第２図
に用いる図、第２図は本発明の一部）ｆｆｉ例を示す図
、第３図は第２しｌ実施例を補足する回路図１である。 図中、１はオアケート、八Ｂ、、、 ΔＢ１ｚ・・・
はアンｌ−ケート、ＯＷｌ、 ・・・０Ｗ）−はオア
ケー１−１ＡＷ＋、 ・・・ＡＷｐはアントゲ−Ｉ−
１２はエラー検出回路、３はレジスタ、４．１１はアン
トゲ−１・、１０ばオアゲー１−１５はワードアドレス
デコーダ はＢｙｔｅ線、１２はｆ３ｙＬｅ線である。 第１図 第２図
Claims (1)
- データ幅を可変とするデータ又はそのデータを構成する
データ部分を汗意にアクセスしうる装置のエラー検出方
式において、上記データのア１：レス及び上記データ部
分のアドレス、並びにこれら両者を選択する信号に応答
して各データ及び各データ部分のエラー信号の選択を可
能にし、各選択エラー出力の論理和をとり、その出力信
死を１−２両アドレス及び選択侶躬によって決まるデー
タ又はデータ部分のエラー検出信号として出力すること
を特徴とするエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5419983A JPS59178545A (ja) | 1983-03-30 | 1983-03-30 | エラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5419983A JPS59178545A (ja) | 1983-03-30 | 1983-03-30 | エラ−検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178545A true JPS59178545A (ja) | 1984-10-09 |
| JPS6310452B2 JPS6310452B2 (ja) | 1988-03-07 |
Family
ID=12963865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5419983A Granted JPS59178545A (ja) | 1983-03-30 | 1983-03-30 | エラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178545A (ja) |
-
1983
- 1983-03-30 JP JP5419983A patent/JPS59178545A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310452B2 (ja) | 1988-03-07 |
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