JPH02196356A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にインタリープ動作可
能な主記憶装置を含む情報処理装置に関する。

従来技術 従来、この種の情報処理装置においては、演算動作に比
べて低速な主記憶装置を高速化するために主記憶的記憶
部を２の累乗のバンクにより構成し、インタリーブ技術
を採用している。

また、主記憶装置内の記憶部をメモリュニッ１〜と呼は
れるある一定の領域に分割し、障害が発生したときにこ
のメモリユニット単位に構成変更を行い、障害箇所を切
離す制御を採用していた。

このような従来の情報処理装置では、記憶部に障害が発
生したときにメモリユニット単位に切離しているか、主
記憶装置に採用される記憶素子の記憶容量が年々増大し
、障害の影響がより広範囲に及んできているため、該障
害が発生したときにメモリユニット単位に切離すと、主
記憶容量が大幅に減少し、正常なシステム動作を実行て
きずに実質的にシステムタウンとなってしまうことが多
いという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたものて、障害の完全な復旧を待たずにデグレード
運転を可能とすることができる情報処理装置の提供を目
的とする。

発明の構成 本発明による情報処理装置は、複数の領域に分割され、
かつ前記領域が各々複数のバンクからなる主記憶装置と
、前記領域各々に対応してアドレス情報と、障害発生の
有無を示す障害情報と、障害が発生したバンクを特定す
るバンク情報とを格納する格納手段と、主記憶アクセス
アドレスにより前記格納手段から読出された前記障害情
報が障害の発生を示すとき、前記バンク情報に応じて前
記主記憶アクセスアドレスを前記障害が発生したバンク
以外のバンクを示すアドレスに変換する手段とを含むこ
とを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、演算装置１はその動作過程で種々の主
記憶アクセス要求を発生ずる。該主記憶アクセス要求の
アドレス情報はアドレス線１００を介して出力され、こ
のアドレス情報のうち１／２のメモリユニット単位のア
ドレスを示すメモリユニットアドレスはアドレス線１０
１を介してアドレス変換口！ｉ４３に送出される。

また、このアドレス情報のうち下位１ビツトはアドレス
線１０３を介して選択回路４，５に夫々出力され、残り
のアドレス情報はアドレス線１０２を介して主記憶装置
２に送出される。

アドレス変換回路３は演算装置１からアドレス線１０１
を介してメモリユニット数ア１くレスが入力されると、
該当するエン１−りのアドレス変換情報フィールド（Ａ
Ｎ＞のアドレス変換情報のうち下位１ビツトを信号線１
０４を介してｊｘ択回路４に出力し、他のアドレス変換
情報を信号線１０５を介して主記憶装置２に出力する。

また、障害が発生したバンクを示すバンク情報フィール
ド（Ｂ）のバンク情報を信号線１０６を介して選択回路
５に出力し、障害状態を示す障害情報フィールド（Ｆ）
の障害情報を信号線１０７を介して選択回路４，５に出
力する。

選択回路４は信号線１０３を介して入力される演算装置
１からのアドレス情報のうち下位１ビツトと、信号線１
０４を介して人力されるアドレス変換回路３からのアド
レス変換情報のうち下位１ビツトとのうち一方を信号線
１０７を介して入力されるアドレス変換回路３からの障
害情報に応じて選択し、信号線１０８を介して主記憶装
置２に出力する。

選択回路５は信号線１０３を介して入力される演算装置
１からのアドレス情報のうち下位１ビツトと、信号線１
０６を介して入力されるアドレス変換回路３からのバン
ク情報とのうち一方を信号線１０７を介して入力される
アドレス変換回路３からの障害情報に応じて選択し、信
号線１０９を介して主記憶装置２に出力する。

これらアドレス線１０２上の内容と信号線１０５．１０
８１０９上の内容とがまとめられてアドレス線１１０を
介して主記憶装置２に供給される。

第２図は第１図の主記憶装置２の構成を示ずブロック図
である。図において、主記憶装置２は主記憶制御部２１
と、ｎ＋１個のメモリュニツＩ−０〜ｎからなる４バン
ク構成の主記憶記憶部２２とから構成され、２の累乗の
数のバンク（本実施例では４バンク）て構成されるイン
タリーブ可能な記憶装置である。

演算装置１から信号線２００を介して送出されてくるリ
クエスト情報（リクエストコード、アドレス、書込みデ
ータなど）が主記憶制御部２１で受付けられると、主記
憶制御部２１は演算装置１から送出されてくるアドレス
の一部（本実施例ではアドレスの下位２ビツト）をデコ
ードしてアクセス要求対象のバンクを決定し、主記憶記
憶部２２の指定されたバンクに対して主記憶アクセス動
作を行う。

したかって、主記憶記憶部２２に故障が発生したとき、
記憶素子の集積度が高くなった従来の状況下ではメモリ
ユニット数か少ないので、故障により影響を受ける領域
が広くなり、必要な主記憶客足を確保することがてきな
いこともあった。

第３図は第１図の主記憶装置２の一部が故障していると
きの動作概念図である。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

システム立」二は時に主記憶装置２に対して主記憶の書
込み読出し試験を行い、主記憶装置２の正常性チエツク
を行う。この正常性チエツクでは主記憶におりる障害の
有無と主記憶の障害の波及範囲とを調べる。

このとき、アドレス変換回路３の各エントリには予め障
害状態を示す障害情報フィールド（Ｆ）に０′”が、ア
ドレス変換情報フィールド（ＡＮ）に各エントリのアド
レスと同じ値か書込まれているので、主記憶装置２には
演算装置１からのアドレス情報がそのまま送出されるこ
とになる。

主記憶装置２の正常性チエツクは主記憶装置２内の記憶
部の領域を一定の大きさで分割したいわゆるメモリユニ
ット単位で実施される。

主記憶装置２は主記憶制御部２１と４バンクに分割され
た主記憶記憶部２２とから構成されており、主記憶装置
２で発生した故障のうち救済できるのはバンク内に閉じ
た障害の場合である。したがって、主記憶制御部２１に
故障が発生した場合には、金主記憶領域が影響を受ける
ので救済することはできない。

たとえは、メモリユニット１のバンクＯが故障した場合
、メモリユニット１以外の全てのメモリユニット０，２
〜ｎについては４バンク全てを使用し、メモリユニット
１についてはバンク０を使用しないように主記憶アクセ
スアドレスを変更すれは、主記憶障害の影響を一番小さ
くすることかできる。

すなわち、メモリユニット１のバンク０か故障した場合
、故障しているメモリユニット１に対応するアドレス変
換回路３のエントリは１エントリであり、該エントリの
障害情報フィールドには予め′１″か書込まれている。

また、故障したバンクが偶数バンクなので、奇数バンク
のみをアクセスするためにバンク情報フィールドには予
め”　１　”が書込まれている。

ここで、アドレス変換回路３は主記憶記憶部２２のメモ
リユニットＯ〜ｎの倍のエントリで構成されており、正
常なメモリュニッＩ−〇、２〜ｎに夫々対応するエンＩ
〜りは２エントリであるが、故障しているメモリユニッ
ト１においては半分のバンクしかアクセスしないために
１エントリとなっている。

アドレス線１０１を介して演算装置１からアドレス変換
回１１’８３に入力されるメモリユニットアドレスが’
　ｏ　ｏ　ｏ　”　　　“’００１”の場合には、演算
装置１から出力されるアドレスと主記憶装置２に入力さ
れるアドレスとは同一である。

ずなわち、このときアドレス変換回路３から出力される
障害情報が”　ｏ　”であるため、選択回路４．５では
夫々アドレス変換回路３からのアドレス変換情報のうち
下位１ビツトと、演算装置１からのアドレス情報のうち
下位１ビツトとが選択されて主記憶装置２に送出される
ので、演算装置１から出力されるアドレスと主記憶装置
２に入力されるアドレスとが同一となる。

演算装置１からアドレス変換回路３に入力されるメモリ
ユニットアドレスかｏ　ｔ　ｏ　”の場合には、アドレ
ス変換回路３から出力される障害情報が“１′″である
ため、選択回路４，５では夫々演算装置１からのアドレ
ス情報のうち下位１ピッ１−と、アドレス変換回路３か
らのバンク情報とか選択されて主記憶装置２に送出され
る。

したがって、演算装置１からのアドレス情報の下位１ビ
ツトか“０′′のときにはメモリュニッ１へアドレスと
して’ｏ　ｉ　ｏ’”が主記憶装置２に送出されるとと
もに、主記憶装置２へのアドレス情報の下位１ビツトか
１′″となって、メモリユニット１のバンク１がアクセ
スされる。

また、演算装Ｗ１からのアドレス情報の下位１ビツトが
１′”のときにはメモリユニットアドレスとして“’０
１１’”が主記憶装置２に送出されるとともに、主記憶
装置２へのアドレス情報の下位１ビツトが１″となって
、メモリユニット１のバンク３がアクセスされる。

演算装置１からアドレス変換回路３に入力されるメモリ
ユニットアドレスが“’０１１”の場合には、アドレス
変換回路３から出力される障害情報か０′″であるため
、選択回路４，５では夫々アドレス変換回路３からのア
ドレス変換情報のうち下位１ビツトと、演算装置１から
のアドレス情報のうち下位１ピツトとが選択されて主記
憶装置２に送出されるので、メモリユニットアドレスと
して°′１００“°が主記憶装置２に送出されるととも
に、演算装置１からのアドレス情報の下位１ピツトがそ
のまま主記憶装置２に出力され、演算装置１からのアド
レス情報の下位１ビツトが０′″のときにはメモリユニ
ット２のバンクＯがアクセスされ、演算装置１からのア
ドレス情報の下位１ピッ１−が１“のときにはメモリユ
ニット２のバンク１かアクセスされる。

よって、演算装置１からアドレス変換回路３に入力され
るメモリユニットアドレスか“”０１１”以上の場合に
は、メモリユニット１が正常の場合に比べて半分の領域
しか使用しないので、１／２メモリユニットのアドレス
分ずらず必要があるが、これはアドレス変換回路３内の
アドレス変換情報フィールドの書込み情報をすらずこと
により実現される。

つまり、演算装置１からアドレス変換回路３へのメモリ
ユニットアドレスが０１１“″の場合にはアドレス変換
回路３からのメモリユニットアドレスは”　１００　’
″となり、メモリユニットアドレスが１００′′の場合
にはアドレス変換回路３がらのメモリユニットア１くレ
スは“１０１′″となり、メモリユニットアドレスが“
１０１″の場合にはアドレス変換回路３からのメモリュ
ニッ１へアドレスは’１１０’″となり、メモリユニッ
トアドレスが’１１０”の場合にはアドレス変換回路３
がらのメモリユニットアドレスは’１１１’″となる。

したがって、システム立上げ時の主記憶装置２の正常性
チエツクなどにより主記憶装置２に故障か発生している
ことが検出されたときの主記憶装置２へのロード処理ま
たは再ロード処理が行われる場合に、主記憶記憶部２２
においては故障したメモリユニット１のバンクＯおよび
バンク２以外の全てのバンクにデータを書込むことがで
き、障害の完全な復旧を待たずにデグレード運転が可能
となる。

このように、アドレス変換回路３の障害情報フィールド
に保持された障害情報が障害の発生を示すとき、アドレ
ス変換回路３のバンク情報フィールドに保持されたバン
ク情報に応じて、演算装置１からの主記憶アクセスアド
レスを障害が発生したバンク以外のバンクを示すアドレ
スに変換するようにすることによって、主記憶装置２の
障害が発生したバンクを除いて連続的なアクセスアドレ
スを付与することができ、障害の完全な復旧を待たずに
デグレード運転が可能となる。

発明の詳細 な説明したように本発明によれば、各々複数のバンクか
らなる複数の領域に対応してアドレス情報を格納する格
納手段に保持された障害情報が障害の発生を示すとき、
該格納手段に保持されたバンク情報に応じて主記憶アク
セスアドレスを障害が発生したバンク以外のバンクを示
すアドレスに変換するようにすることによって、障害の
完全な復旧を待たすにデグレード運転を可能とすること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の主記憶装置の構成を示すブロック図、第
３図は第１図の主記憶装置の一部か故障しているときの
動作概念図である。 主要部分の符号の説明 １・・・・・・演算装置 ２・・・・・・主記憶装置 ３・・・・・・アドレス変換回路 ４．５・・・・・・選択回路 ２１・・・・・・主記憶制御部 ２２・・・・・・主記憶記憶部

Claims (1)

【特許請求の範囲】
1. （１）複数の領域に分割され、かつ前記領域が各々複数
   のバンクからなる主記憶装置と、前記領域各々に対応し
   てアドレス情報と、障害発生の有無を示す障害情報と、
   障害が発生したバンクを特定するバンク情報とを格納す
   る格納手段と、主記憶アクセスアドレスにより前記格納
   手段から読出された前記障害情報が障害の発生を示すと
   き、前記バンク情報に応じて前記主記憶アクセスアドレ
   スを前記障害が発生したバンク以外のバンクを示すアド
   レスに変換する手段とを含むことを特徴とする情報処理
   装置。