JPH04277848A - メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置 - Google Patents

メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置

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JPH04277848A
JPH04277848A JP3293686A JP29368691A JPH04277848A JP H04277848 A JPH04277848 A JP H04277848A JP 3293686 A JP3293686 A JP 3293686A JP 29368691 A JP29368691 A JP 29368691A JP H04277848 A JPH04277848 A JP H04277848A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は全体としてメモリフォル
トマッピングの分野に関し、殊にオンライン中における
フォルトマッピングメモリの装置及び方法に関する。
【０００２】
【従来の技術】コンピュータシステムは、データを保持
するために伝統的に幾つかの異なるタイプの記憶装置を
使用している。理想的な記憶装置はデータの高速書込み
及び読取りを行い、記憶されるデータの単位あたりのコ
ストは低く、データを確実に記憶する。以下単にメモリ
と称する半導体電子メモリは、高速アクセスの特性を有
するが、データ単位あたりのコストが高いので、提供可
能なメモリ量が制限される。また、電力が除去されると
記憶データが失われるので、メモリは揮発性である。磁
気ディスク及び光ディスクは、それよりもずっと大きな
記憶容量を低コストで提供することができる。メモリと
異なって磁気ディスク及び光ディスクは、電力が存在せ
ずともデータが保存されるので不揮発性である。然しな
がら、磁気ディスク及び光ディスク上に記憶されたデー
タに対するアクセスは、メモリと比べてずっと遅い。磁
気テープメモリによって、より高容量のメモリを更に低
コストで提供できるが、そのアクセス速度は更に緩慢で
ある。
【０００３】コンピュータが動作する速度を増加させる
ことは全てのコンピュータ新世代の主要な駆動力であり
、データへアクセスする又はデータを記憶する時間は、
その速度を判断する上での主要な要素となっている。そ
れ故、今日のコンピュータにおいて提供されるメモリ量
を増加するための要求が不断に存在している。より大き
な量のメモリを使用すると、多数の構成要素が必要とな
り、構成要素の故障の確率も必然的に大きくなるので、
発生するエラー数もまた増大することになる。信頼性に
対する要求は、正確さのためにメモリの内容をチェック
すると共に発見された故障メモリを取替える機構が設け
られることを必要とする。
【０００４】メモリ内におけるエラーを検出し訂正する
技法の一つが、「メモリバンド幅を増大しアクセス・ペ
ナルティを減少させるエラー訂正技法（Ｅｒｒｏｒ　Ｃ
ｏｒｒｅｃｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ　Ｗｈｉｃｈ
　Ｉｎｃｒｅａｓｅｓ　Ｍｅｍｏｒｙ　Ｂａｎｄｗｉｄ
ｔｈ　ａｎｄ　Ｒｅｄｕｃｅｓ　Ａｃｃｅｓｓ　Ｐｅｎ
ａｌｔｉｅｓ）」（ＩＢＭテクニカル・ディスクロージ
ャ・ブリテイン、第３１巻、第３号、１９８８年８月、
１４６〜１４９頁）に記述されている。この技法は余分
のメモリバンクを使用し、同一のデータが各メモリバン
ク内に記憶されるようになっている。余分のメモリは、
エラーをすこぶる迅速に訂正できるという利点を備えて
いる。然しながら、２倍の量のメモリが必要になるため
に、メモリコストが高くなる。従って、この技法はメモ
リ要求が相対的に小さく速度の優先度が非常に高い用途
に限られている。
【０００５】メモリの信頼性を向上させるより安価で一
般的な解決法は、エラーチェック及び訂正（Ｅｒｒｏｒ
　Ｃｈｅｃｋｉｎｇ　ａｎｄ　Ｃｏｒｒｅｃｔｉｎｇ　
、ＥＣＣ）回路を使用することである。ＥＣＣの場合に
は１つのデータワード内の単一のビットエラーが検出及
び訂正可能である（単一ビットエラー訂正（Ｓｉｎｇｌ
ｅ　ｂｉｔ　Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｏｎ　、Ｓ
ＥＣ）としても知られている）。これは、ソフトエラー
が生ずるようなダイナミック・ランダム・アクセス・メ
モリー（ＤＲＡＭ）において特に有用である。ソフトエ
ラーとは、ＤＲＡＭの物理的な構造によるエラーではな
く、メモリチップをランダムにヒットするアルファ粒子
や、読取り／書込み動作中の過度のノイズ条件などによ
るエラーである。データワード毎に１ビット以上のエラ
ーが存在する場合には、検出と訂正は相当複雑になる。 エラーを気づかせるためにダブルエラー検出（ＤＥＤ）
が提供されているが、訂正に対する試みは行われていな
い。ダブルエラー訂正は、そのようにするための追加的
な要求は相当なものであるが、提供することができよう
。
【０００６】訂正するには法外に高くつくダブルエラー
の可能性を低くするためにメモリアレイ内にエラーを分
散させる方法は、米国特許第４、４８８、２９８号に記
述されている。メモリアレイ用に作成されたエラーマッ
プに基づいて異なるメモリの列を選択的に並べ換えて、
２個もしくはそれ以上の欠陥ビットの位置合わせを防止
することによって、メモリアレイにおいて分散化が達成
される。エラーマップはオフラインで作成され、各メモ
リは概知データによってテストされる。エラーマップを
作成する時間は、メモリ量が増加するにつれて比例的に
増加する。非常に大きいメモリアレイはマッピングし分
散させるために何時間も要する恐れがある。
【０００７】存在するエラーのタイプを判断するための
フォルトマッピングは、メモリ（オフライン）内に概知
のデータを記憶して順次データを逆読みしてそれを概知
の書込みデータと比較することによって達成することが
できる。エラーはカウントされ、エラーの数と位置に基
づいて、エラーのタイプは単一ビット、ビットライン又
はワードラインに判断される。この方法は米国特許第４
、４５６、９９５号に開示されている。生成されたフォ
ルトマップに基づいて、ビットは、上記米国特許第４、
４８８、２９８号に記述されているように分散させるこ
とができる。典型的には、まずコンピュータの電源が入
れられると、メモリは一度に一行（オフライン）テスト
され、各行は合格するとオペレーティングシステムへ与
えられ、コンピュータにより使用される。コンピュータ
内に組込まれるメモリ量が拡大しつづけるにつれてこの
方法はますます望ましくなくなっている。というのも、
テスト時間が法外に長いものになり、訂正不可能なエラ
ー発生の確率は時間と共に増大しつづけるからである。
【０００８】一つの改善策が、米国特許第４、４７９、
２１４（’２１４）号に記述されているようなエラーの
オンラインマッピングによって実現されている（同特許
は参考用に本文に組込んでいる）。’２１４号特許に記
述のシステムは、上記のシステム及び方法よりもずっと
高速に動作する。然しながら、その場合、速度の増加は
ハードウェアを増加することによって行われている。例
えば、７２ビットワードを有するメモリシステムに対し
ては７３個のカウンタが必要である。即ち、それぞれの
ビット列に対する１つのカウンタと、アクセスに対する
エラーの比を判断するためにメモリアクセス数を追跡す
るもう一つのカウンタとが必要となる。更に、’２１４
号特許に記述のシステムは、メモリシステムの一区画に
対して一度に一つのフォルトマップを作成する。ＥＣＣ
によって訂正不可能な故障が発見された場合には、メモ
リサブシステムは再び仕切られる（分散される）。この
反応的アプローチはテスト速度を向上させるが、相当量
のハードウェアを要し、将来、即ち予防的な方法で、取
替えを要するメモリを識別することはできない。
【０００９】かくして最小量のハードウェアを使用しな
がら故障しそうなメモリをオンラインで識別可能なフォ
ルトマッピング装置が必要とされている。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、改良されたメモリ用オンライン・フォルトマッピン
グ装置を提供することである。
【００１１】本発明のもう一つの目的は、取替える必要
のあるメモリの順向表示を提供するメモリ用オンライン
・フォルトマッピング装置を提供することである。
【００１２】更に、本発明の目的は、少量のハードウェ
アしか必要としないメモリ用オンライン・フォルトマッ
ピング装置を提供することである。
【００１３】本発明の目的は更に、メモリ部分の独立マ
ップを作成することによってマッピング機能を提供する
メモリ用のオンライン・フォルトマッピング装置を提供
することである。
【００１４】
【課題を解決するための手段】本発明の以上の目的なら
びにその他の目的は、複数メモリチップの各々によって
生成されるエラーのカウントを提供するメモリフォルト
マッピング装置によって達成される。検出回路は、オン
ライン処理中に複数のメモリチップからランダムにアク
セスされたデータをチェックして、アクセスされたデー
タ内に存在する各エラーの表示を提供する。エラーメモ
リは検出回路へ接続され、各メモリについて現在検出さ
れたエラー数のカウントを記憶する。各メモリのカウン
トは所定の位置に記憶される。エラーメモリと検出回路
とへ接続されたカウント回路は、エラーメモリから現在
アクセスされたメモリのカウントを受取り、もし検出回
路がエラーが存在することを表示すると、カウンタはカ
ウントをインクリメントする。インクリメントされたカ
ウントは、エラーメモリのその所定の位置へ書戻される
。その結果、一回の読取処理中にアクセスされるビット
数にかかわりなく、ただ一個のカウンタだけしか必要で
ない。
【００１５】本発明の上記その他の目的、特徴、および
利点は図面に示すような本発明の実施例の詳細な説明か
ら明らかとなろう。
【００１６】
【実施例】図１は、ブロック図形のメモリフォルトマッ
ピング装置１０を示す。メモリフォルトマッピング装置
１０は、オンライン処理中にコンピュータシステム内で
アクセスされる各メモリチップ内で発生するエラー数を
追跡する。本発明は、それぞれが複数の４メガビットメ
モリ３を有する２つのメモリカード１及び２を使用して
示されている。通常はずっと大きな量のメモリがマッピ
ングされるが、図解を簡単にするために少量のメモリを
示す。メモリ行がアクセスされる度に、データのエラー
がチェックされ、エラーが発見されると、そのエラーを
発生したメモリが判断され、そのメモリのエラーのカウ
ントが保存される。任意のメモリのカウントが所定値に
達すると、その治癒行動が取られる。
【００１７】デコーダ５及びデコーダ７は複数のメモリ
３へ接続され、デコーダ５及び７はそれぞれ、複数のメ
モリ３の１つのメモリ行を選択するためのアドレス信号
（行セレクト）を受信する。メモリの更に進んだ選択は
、デコーダ６へ入力されたカードセレクトアドレスから
カード１又は２の一つを選択するデコーダ６によって行
われる。デコーディングステップの結果、カード１及び
２から複数のメモリ３の中の７個のメモリが、読取又は
書込み処理のために選択される。読取り処理中には、７
個のデータビットが利用可能となり、そのうち、１ビッ
トは複数メモリ３の選択されたメモリの各々からのもの
であり、７ビットＥＣＣワード（エラーチェックおよび
訂正）を形成する。通常はより大きなＥＣＣワードを有
する、例えば、７２ビットＥＣＣワードが一般的なので
、７ビットＥＣＣワードは一例として提供したものにす
ぎない。７ビットのうちの３つはチェックビットを表わ
し、残りの４ビットはデータを表わす。
【００１８】ＳＥＣ／ＤＥＤシンドローム発生器８（シ
ングルエラー訂正／ダブルエラー検出）は、バス１６に
よってチェックビットバッファ９に接続され、３つのチ
ェックビットを受取る。チェックビットバッファ９は、
７ビットＥＣＣワードの３つのＭＳＢ（最上位ビット）
を構成する複数のメモリ３へ接続される。非ゼロシンド
ロームは、シングルビットエラーが検出され且つ自動的
に訂正されたか、又は訂正不可能なダブルエラーが検出
されたことを表わす。訂正されたシングルビットエラー
は、データバッファ１１に接続されデータバッファ１１
からの出力としてデータビットを担うデータバス１８上
に現われる。ＳＥＣ／ＤＥＤシンドローム発生器８は、
列アドレス信号を形成する３個の信号Ｓ１、Ｓ２、Ｓ３
より構成された３ビットシンドロームを出力し、エラー
が検出された一つの列を複数のメモリ３から識別する。 エラー信号もまたＳＥＣ／ＤＥＤシンドローム発生器８
によって提供され、エラーが検出された表示を単に提供
する。例えば、”ハイ（ｈｉｇｈ）”エラー信号はエラ
ーを表わし、”ロー（ｌｏｗ　）”エラー信号はエラー
の欠如を表わす。
【００１９】エラーメモリ１３は，複数メモリ３の各メ
モリ内で検出されたエラー数を記憶する高速ＳＲＡＭ（
スタティック・ランダム・アクセスメモリ）である。 エラーメモリ１３は、同時的読取り／書込み能力を備え
、複数メモリ３の速度の２倍の速度で動作することがで
きる。複数メモリ３の各々のメモリについては、エラー
メモリ１３内に対応するメモリ位置が存在し、かかる各
メモリのフォルト状態をマッピングする。従って、エラ
ーメモリ１３は、２８×２４のメモリアレイ（それぞれ
２４ビット長を有する２８ワードより構成される）を含
んでいる。エラーメモリ１３は、論理上２つのアレイ１
４と１９に分割される。その場合、アレイ１９は２８ワ
ード×１３ビットで、アレイ１４は２８ワード×１１ビ
ットである。複数メモリ３の各々について、アレイ１９
はエラーカウントを記憶し、アレイ１４は状態ワードを
記憶する。それぞれのエラーワードと状態ワードは組合
わさって、対応するメモリに対するフォルト状態を形成
する。またエラーメモリ１３は、ＳＥＣ／ＤＥＤシンド
ローム発生器８へ接続されたデコーダ１２を含む。デコ
ーダ１２は、フォルト出力を有する複数メモリ３の中の
１つのメモリのアドレスと同一の１アドレスを受取る。 デコーダ１２に対するアドレスは、行セレクト、カード
セレクト、および３ビットシンドロームを含む。
【００２０】カウンタ１５は、エラーメモリ１３とＳＥ
Ｃ／ＤＥＤシンドローム発生器８の双方へ接続されてい
る。Ｌビットを有するバス１７は、アレイ１９をカウン
タ１５へ接続する。但し、Ｌはエラーカウント中のビッ
ト数である。メモリフォルトマッピングシステム１０に
おいて、エラーカウントは１３ビットから構成されてい
るので、Ｌは１３に等しくなろう。もしそれより大きい
か小さいエラーカウントが望ましい場合には、Ｌの値は
、カウンタがエラーカウントを受取ることを可能にする
その数を反映することになろう。カウンタ１５は、現在
アドレスされた複数メモリ３の中のメモリのエラーカウ
ント（エラーメモリ１３中のアドレスされたワードの最
初の１３ビット）をバス１７を介して受取る。ＳＥＣ／
ＤＥＤシンドローム発生器８からカウンタ１５へエラー
信号が提供され、エラーカウントをインクリメントすべ
きか否かをカウンタに指令する。エラーカウント（イン
クリメントされたものであれ否であれ）は、バス１７を
介してエラーメモリ１３へ利用可能となり、その内部に
書込まれる。カウンタ１５はキャリーアウト（ＣＯ）信
号、キャリーアウト・マイナー（ＣＯマイナー）信号お
よび故障信号をエラーメモリ１３へ提供する。これらの
信号は現在アドレスされたフォルト状態の状態ワードを
更新するが、その詳細は以下に詳説する。
【００２１】動作方法 メモリフォルトマッピング装置１０は、通常のコンピュ
ータ処理中、即ちオンラインで動作する。その結果、コ
ンピュータの初期始動時に、メモリをテストするために
長い待機時間が必要とされない。コンピュータが複数の
メモリ３にアクセスするとき、行セレクトアドレスとカ
ードセレクトアドレスとが、デコーダ５、６及び７へ、
並びにデコーダ１２を介してエラーメモリ１３へ同時に
提供される。その後、複数メモリ３からのＥＣＣワード
は、チェックビットバッファ９とデータバッファ１１へ
提供される。もしＥＣＣワード中に１ビットエラーが検
出されると、そのビットはチェックビットバッファ９と
データバッファ１１内で訂正される。ＳＥＣ／ＤＥＤシ
ンドローム発生器８は、バス１６を介してエラーの状態
又は欠如に関する情報を受取る。もしエラーが検出され
訂正されると、３ビットシンドロームはエラーがどの列
内に存在するかを反映することになろう。もしエラーが
存在しなければ、３ビットシンドロームは全ての”ゼロ
”を出力することによってそのように表示する。エラー
が検出された列を指示することによって、そのエラーを
出力する複数メモリ３の特定メモリが識別され、その唯
一のアドレスがエラーメモリ１３へ付与される。エラー
メモリ１３に対するアドレスは行セレクトアドレスとカ
ードセレクトアドレスと３ビットシンドロームとを含む
。その結果、複数メモリ３の中の一メモリが検出エラー
を出力する毎に、そのメモリに対応するアドレスがエラ
ーメモリ１３へ提供される。
【００２２】エラーメモリ１３は、複数メモリ３の各メ
モリに対して１つずつ、２８個のエラーカウントを記憶
する。故障メモリのアドレスはエラーメモリ１３に付与
されるので、そのメモリのエラーカウントはエラーメモ
リ１３からバス１７上及びカウンタ１５内へ出力される
。初めに述べたように、エラー信号は、エラーが検出さ
れたことをカウンタ１５へ指示するために”ハイ（ｈｉ
ｇｈ）”となろう。カウンタ１５はかくして、その内部
に含まれるエラーカウントをインクリメントして、エラ
ーを生成したメモリについて検出されたエラーの現在の
数を反映することになろう。エラーメモリ１３は複数メ
モリ３の速度の少なくとも２倍の速度で動作するので、
インクリメントされたエラーカウントは、現在アドレス
が除去される前にエラーメモリ１３へ書戻される。複数
メモリ３からのデータの読取りは１サイクルで完了する
ので、エラーカウントの読取り、インクリメント、及び
エラーカウントの書戻しもまた１サイクルで達成される
。 もしエラーが発見されなかったら、エラーメモリ１３に
対して無効アドレスが提供され、その内部の内容は変化
しないままにとどまる。有限時間の後、エラーメモリ１
３内の各位置は、メモリフォルトマッピングシステム１
０における全ての読取り処理に対して訂正された単一ビ
ットエラーの数を含む。
【００２３】ダブルエラーの発生は、ＳＥＣ／ＤＥＤシ
ンドローム発生器８によって検出されるが、かかるエラ
ーはエラー信号によっては表示されず、従ってカウント
されない。その代わり、メモリフォルトマッピングシス
テム１０は、修理が必要であることを指示する等の他の
適当な行動をとるか、又はアドレスされたメモリ位置が
今後使用されないことを確かめることができよう。その
他の代替的な設計によって、ダブルエラーの論理和をと
って故障ビットの一つをカウントする回路を構成するこ
ともできよう。更にもう一つの設計によって、ダブルエ
ラー訂正回路及び／又はトリプルエラー検出の使用を具
体化することもできよう。
【００２４】図２は、エラーメモリ１３内に記憶された
フォルト状態のフォーマットを示す。複数メモリ３の各
メモリのエラーカウントは、エラーメモリ１３内の２８
個の各メモリ位置の最初の１３ビットに記憶される。カ
ード１、行１、列１（１、１、１）のチップロケーショ
ン（ＣＨＩＰＬＯＣ）におけるメモリのエラーカウント
は、比較的小数のエラーが検出されたものが描かれてい
る。エラーカウントのビット１３は、内部に記憶された
エラー数の２進表示の最下位ビット（ＬＳＢ）を表わし
、ビット１はＭＳＢである。チップロケーション１、１
、１におけるメモリについてエラーが検出される毎に、
このエラーカウントはカウンタ１５内へロードされ、イ
ンクリメントされ、同じエラーメモリ位置へ書戻される
。エラーカウントが種々の所定しきい値に達すると、メ
モリチップ故障の兆候が表示される。これらの疑わしい
メモリチップ故障は、エラーメモリ１３のビット１４〜
２４内に含まれる状態ワードによって表わされる。
【００２５】状態ワードは３ビットフィールド１４、１
５、１６を含み、相当するエラーカウントに基づいてチ
ップキル、ラインキル、セルキルがそれぞれ疑われるか
否かを表示する。対応するエラーカウントがエラーメモ
リ１３へ書戻されるときに、チップ、ラインおよびセル
キルビットがセットされる。エラーカウントが所定のし
きい値に達すると、カウンタ１５は、そのエラーカウン
トの所定ビットについてオーバーフロービットがセット
されたことを判断する。チップ、ラインおよびセルキル
ビットは、カウンタ１５によってエラーメモリ１３に供
給されるＣＯマイナー、ＣＯおよび故障信号によってセ
ットされる。これは、図２によって例示される。チップ
ロケーション１、１、１のエラーカウントは、ＭＳＢと
して１へセットされたビット１０を示すので、これによ
ってセルキルビットがセットされる。チップロケーショ
ン１、１、２のエラーカウントは、ビット３がＭＳＢで
あるとしてセットされていることを示すことによってよ
り大きいエラー数を表示するので、ラインキルビットを
セットする。同様にして、チップロケーション１、２、
７のエラーカウントは、ビット１がセットされているこ
とを示すので、チップキルビットがセットされる。
【００２６】もしメモリのセルキルビットがセットされ
ていると、そのエラーはソフトエラーによるものではな
く、そのメモリが欠陥セルを有するものであることが想
定される。もし１メモリについてより高い所定エラーし
きい値が検出されラインキルビットがセットされていれ
ば、ライン故障が疑わしい。同様にして、もしチップキ
ルビットをセットするために必要なエラーの更に高い所
定しきい値に達すれば、メモリアレイモジュールの欠陥
が疑わしい。複数メモリ３はランダムにアクセスされる
ため、チップ、ライン、又はセルキルの表示のみが兆候
を示す。かかる故障の確認は、例えば疑わしい欠陥を有
するメモリについて順次読出しを実行することによって
行う。その結果、将来故障する虞れが高い、もしくは現
在欠陥のあるメモリチップを、複数メモリ３の全てのメ
モリをテストせずとも発見することが可能である。この
ことによって、突然の故障によって不便を蒙らずにもっ
と便利な時間にコンピュータを修理に廻すことができる
ようになる。
【００２７】状態ワードは、将来の使用のために保存さ
れる２ビット１７と１８を含む。ビット１９は、例えば
ダブルエラー検出によって検出される訂正不能エラー（
Ｕｎｃｏｒｒｅｃｔａｂｌｅ　Ｅｒｒｏｒｓ、ＵＥ）を
指示するために使用される。状態ワードのビット２０、
２１、２２は、エラーメモリ１３自体（即ちアレイ１９
内）の内容をパリティチェックするものである。更に２
つのビット２３、２４が存在し、同ビットは複数メモリ
３の欠陥メモリを取替えるためにスペアメモリが使用さ
れたかどうかを示すために使用される。状態ワードは、
数ビットフィールドのみをモニタすることによって、複
数メモリ３の状態を迅速に要約することができる。また
状態ワードは、それらを将来の参照のために保守ディス
ク上へコピーすることによって履歴レコードを提供する
。エラーメモリ１３へリセット信号が供給されることに
よって、内部タイマ（図示せず）又はサービス要求が故
障状態を時々リセットできるようになっている。
【００２８】本発明の代替例 メモリフォルトマッピング装置１０は、複数メモリ３の
検出された１ビットエラーの全てがオンライン処理中に
エラーメモリ１３内にマッピングされる点でシングルパ
スシステムである。これは簡単であるという利点がある
が、非常に大きなメモリシステムでは、大型のエラーメ
モリ１３が必要になるという点で不利な点が存在する。 例えばメモリフォルトマッピング装置１０では、複数メ
モリ３は僅かに２８個のメモリから成るので、エラーメ
モリ１３は２８ワードのアレイから成るのみである。然
しながら、各カードが８行を有し、各行が７２ビットを
有するような２つのカード１及び２から成る複数メモリ
は、７２×８×２ワード、即ち１１５２ワードを有する
エラーメモリ１３を要することになろう。
【００２９】図３は、マルチパスのメモリエラーマッピ
ング方法を使用するメモリフォルトマッピング装置２０
のブロック線図である。図３では、図１と同様な構造を
表わすために同様の番号を使用している。メモリフォル
トマッピング装置２０はメモリフォルトマッピング装置
１０と類似しているが、以下に提示する相違を有する。 エラーメモリ１３はそれぞれ８ワード×２４ビットのア
レイを要するにすぎない。図２に示すようなその内部に
含まれるフォルト状態のフォーマットは同一のままであ
る。３ビットシンドローム出力（Ｓ１、Ｓ２、およびＳ
３）は最早エラーメモリ１３へは接続されないが、代わ
りに第１パスデコーダ２１と第２パスデコーダ２４へ接
続される。第１パスデコーダ２１は、エラーメモリ１３
のデコーダ１２へ接続された２つの出力、即ちグループ
１（Ｇ１）及びグループ２（Ｇ２）を有する。第２パス
デコーダ２４は４つのマスクされた出力、ＭＡ１〜ＭＡ
４を有し、その各々は、複数メモリ３からの列Ｃ１〜Ｃ
３又はＣ４〜Ｃ７の一つを表わすと共にエラーメモリ２
３へ接続される。エラーメモリ２３はそれぞれ２４ビッ
トの４ワードを有するアレイで、論理上２つのアレイ２
９と２５へ分割される。上記アレイ２９は４×１３のア
レイで、エラーカウントを記憶し、アレイ２５は４×１
１のアレイで、各々がアレイ２９内のエラーカウントに
対応する状態ワードを記憶する。カウンタ１５はバス１
７によってエラーメモリ２３へ接続され、カウンタ１５
は更に、ＣＯ、ＣＯマイナ及び故障の信号をそれに対し
て提供する。リセット信号もまたエラーメモリ２３へ接
続される。
【００３０】メモリフォルトマッピング装置２０は、故
障が疑われるメモリのエラーをマッピングするために２
つの別個のステップを要する点で２パスエラーマッピン
グシステムである。第１パスの間、エラーは所定メモリ
群についてマッピングされることによって、任意の単一
メモリに帰されるエラーは知られないようになっている
。もしマッピングされた任意のメモリ群について所定の
エラーしきい値が達せられると、第２のマッピングパス
が開始される。メモリマッピングの第２パスの間、その
グループ内に含まれる複数メモリの各メモリが個々にマ
ッピングされることによって、故障の疑いのあるメモリ
は何れもその時隔離され識別できるようになっている。
【００３１】２パス方法を使用するメモリフォルトマッ
ピング装置２０の動作を、簡単化のために使用する非常
に小さい複数メモリ３のエラーをマッピングすることに
よって説明する。本発明を使用して非常に大型のメモリ
アレイをマッピングすることが望ましいことが判る。ま
ず複数メモリ３は、列Ｃ１〜Ｃ３を構成するメモリから
成るＧ１と、列Ｃ４〜Ｃ７を構成するメモリから成るＧ
２との２群に分割される。これらの群は、それらがカー
ド１又は２上にあるかどうか、更に、どの行にメモリが
位置するかどうかによって、更に４つのサブグループに
分割される。８個のサブグループの全体は、第１パス中
のフォルトマッピングについて形成される。一例として
、カード１上の上部行にＣ１〜Ｃ３（Ｇ１）を形成する
メモリのサブグループは３個のメモリＡ１〜Ａ３であり
、カード２上の下部行にＣ４〜Ｃ７（Ｇ２）を形成する
メモリのサブグループはメモリＤ４〜Ｄ７である。従っ
て、エラーメモリ１３は、メモリの各サブグループへ１
つのエラーカウントを供給するために８ワードを有する
。
【００３２】通常のオンライン処理中に、複数のメモリ
３はランダムにアクセスされる。もし複数メモリ３の一
つから単一エラーが検出され訂正されると、そのエラー
は８個のサブグループの一つのサブグループエラーとし
てカウントされる。例えば、もし単一エラーが列Ｃ１〜
Ｃ３の一つに由来する場合には、Ｇ１信号は”ハイ（ｈ
ｉｇｈ）”であろう。同様に、もし単一エラーが列Ｃ４
〜Ｃ７の一つに由来する場合には、Ｇ２信号は”ハイ（
ｈｉｇｈ）”であろう。行セレクト信号及びカードセレ
クト信号は、エラーをそのエラーが由来するサブグルー
プに狭める。その結果、どのメモリがその故障を発生し
たかを知ることはできず、サブグループ内のメモリの一
つが故障を発生したことを知ることができるだけである
。かくして、エラーメモリ１３は、Ｇ１、Ｇ２、行セレ
クト及びカードセレクトによって規定されるようなサブ
グループアドレスに従ってアドレス指定されることにな
ろう。 エラーカウントをインクリメントする方法は上記と同一
である。即ち、エラーメモリ１３からのエラーカウント
は、カウンタ１５内へロードされ、１だけインクリメン
トされ、複数メモリ３の一回のアクセス時間内にエラー
メモリ１３内へ書き戻される。
【００３３】図４（Ａ）は、第１パスデコーダ２１のよ
り詳細な論理図である。第１パスデコーダ２１は、それ
に接続されたパス１信号によって使用可能にされる。第
１パスデコーダ２１は、７−１のデコーダであり、ここ
では、ＳＥＣ／ＤＥＤシンドローム発生器８から３ビッ
トシンドロームＳ１〜Ｓ３が受取られ、デコード（復号
化）されることによって、７つの第１パス出力ＦＰ１〜
ＦＰ７のうちのせいぜい一つだけが”ハイ（ｈｉｇｈ）
”となる（ＦＰ１〜ＦＰ７は複数メモリ３からのＣ１〜
Ｃ７出力上のエラーを表わす）。もしメモリＡ１からエ
ラーが発見されると、ＦＰ１が”ハイ（ｈｉｇｈ）”に
なり、メモリＡ３からエラーが発見されると、ＦＰ３が
”ハイ（ｈｉｇｈ）”となろう。出力ＦＰ１〜ＦＰ３は
ドット”論理和”でＧ１を形成し、出力ＦＰ４〜ＦＰ７
はドット”論理和”でＧ２を形成する。かくして、Ａ１
〜Ａ３より構成されるメモリのサブグループのエラーカ
ウントは、そのサブグループのエラーの全カウントであ
って、そのサブグループ内の各個メモリのエラーカウン
トを判断するためには、第２のパスが必要である。
【００３４】第２パスは、８個のメモリサブグループの
うちの一つに対する任意の一つのエラーカウントが所定
しきい値に達して故障メモリが疑われた時に開始される
。故障メモリの存在は第１パスの判断に基づいて予測さ
れるので、第２パスのテストはオフラインで行われ、識
別されたサブグループ内の疑われた故障メモリからデー
タを順次書込み読出す。オフラインテストはより時間の
かかるものであるが、ごく小数のメモリしかテストされ
ず、正確なテストが行われるため、依然として利点があ
る。第２パスデコーダ２４はそれに接続されたパス２信
号によって使用可能にされる。パス１信号及びパス２信
号は互いに排他的なので、第２パスデコーダ２４が使用
可能にされたとき、第１パスデコーダ２１は使用禁止と
なる。フォルトマッピングの第２パス中、疑われたサブ
グループのエラーのみがカウントされる。これらのエラ
ーカウントはエラーメモリ２３内に記憶され、カウンタ
１５は、エラーメモリ１３中に記憶されたエラーカウン
トについて実行されると同一の方法で必要なインクリメ
ントを行なう。
【００３５】図４（Ｂ）は、パス２信号と３ビットシン
ドローム（Ｓ１〜Ｓ３）を受取るために７−１のデコー
ダ３１を有する第２パスデコーダ２４を示す。デコーダ
３１は、第２パステスト中に列Ｃ１〜Ｃ７のうちの何れ
の列がそこに故障を検出されたかを示す第２パス信号Ｓ
Ｐ１〜ＳＰ７を出力する。更に、現在テスト中のメモリ
のサブグループ内にないメモリからシングルエラーをマ
スクアウトするために、７ビットマスクレジスタ３９が
設けられる。もし疑われた故障サブグループがＧ１にあ
るとすると（即ち、Ｃ１〜Ｃ３からカウントされた故障
）、マスクレジスタビットＭＢ１〜ＭＢ３は”１”にセ
ットされ、マスクレジスタビットＭＢ４〜ＭＢ７は”ゼ
ロ”となろう。逆に、もし疑われた故障サブグループが
Ｇ２にあると（即ちＣ４〜Ｃ７からカウントされた故障
）、マスクレジスタビットＭＢ１〜ＭＢ３は”ゼロ”と
なり、マスクレジスタビットＭＢ４〜ＭＢ７は”１”に
セットされることになろう。
【００３６】アンドゲート３２〜３８は、マスクレジス
タ３９と関連して動作し、現在はテストされていないメ
モリ群（Ｇ１又はＧ２）からの故障を無視する。アンド
ゲート３２〜３８はそれぞれ信号ＳＰ１〜ＳＰ７に接続
される入力を有する。同様にして、アンドゲート３２〜
３８はそれぞれ信号ＭＢ１〜ＭＢ７に接続される第２の
入力を有する。アンドゲート３２〜３５の出力はそれぞ
れマスク出力信号ＭＡ１〜ＭＡ４を供給し、アンドゲー
ト３６〜３８の出力はそれぞれマスク出力ＭＡ１〜ＭＡ
３にドット”論理和”演算される。
【００３７】マスクされた出力信号ＭＡ１〜ＭＡ４は、
エラーメモリ２３のアドレス入力である。エラーメモリ
２３は４ワードのＭＡ１〜ＭＡ４しか有しないから、そ
れぞれは１ワードを表わし、それ以上のデコーディング
は不要である。いったん第２パステストについてメモリ
群が同定されると、マスクビットレジスタ３９の適当な
マスクビットが設定されることになろう。もし、例えば
、メモリＤ４〜Ｄ７（即ちＧ２）のうちの一つにエラー
が疑われると、マスクビットＭＢ４〜ＭＢ７がセットさ
れ、マスクビットＭＢ１〜ＭＢ３はリセットされること
になろう。このことによって、アンドゲート３２〜３４
の出力は常にゼロもしくは不活動であり、アンドゲート
３５〜３８がマスクされた出力ＭＡ１〜ＭＡ４を制御す
ることが保証される。メモリＤ４〜Ｄ７がテスト中に、
列Ｃ４〜Ｃ７上に発生するエラーは何れもデコーダ３１
によってデコード（復号化）され、それに対応する第２
パス信号ＳＰ４〜ＳＰ７はハイになる。もしＤ７が特定
サイクル上で故障すれば、ＳＰ７は”ハイ”になり、Ｓ
Ｐ７は次にＭＢ７と”論理積”がとられると、ＭＡ４は
”ハイ”になる。かくして、ＭＡ４によりアドレス指定
されたエラーメモリ２３内に記憶されたエラーカウント
は、バス１７を介してカウンタ１５へ読取られ、インク
リメントされて、ＭＡ４によりアドレス指定された同じ
位置へ書戻されることになろう。
【００３８】第２パステストが完了すると、エラーメモ
リ２３の内容は、テストされたグループ内の各メモリに
対するエラーカウントを含む。またエラーメモリ２３は
、各エラーカウントに対する状態ワードを含み、テスト
結果を迅速に提示する。もしメモリＤ４〜Ｄ７の任意の
一メモリが余りに多くのエラーを発生した場合には、そ
のメモリは故障と判断され、その後、必要な訂正行動が
取られる。エラーメモリ２３はリセット信号を受取り、
次のテストサイクルのためにリセットされる。フォルト
マッピング装置２０を８群に分割された複数メモリ３を
有するものとして説明したが、それ以上のグループに分
割することも可能である。そうした事態はより大型のメ
モリアレイの場合に好都合であろう。
【００３９】２つのカード上でカード毎に４行のメモリ
のある７２ビットを有するワードから構成されるメモリ
アレイは、１パスシステムにおいて１１５２ワードメモ
リを要するか、あるいはその代わりに２パスシステムに
おいて９ワードメモリと８ワードメモリを要することに
なろう。第１パス及び第２パスのワード数は、設計者に
利用可能なハードウェア資源に従って調節することがで
きる。７２×８×２メモリアレイの場合２パスシステム
に必要とされるデコーダ論理は、メモリフォルトマッピ
ング装置２０において説明したものと同様である。図５
（Ａ）は、ワード内の７２ビット（即ち、列Ｃ１〜Ｃ７
２）の各々を復号化するために７ビットシンドローム信
号（Ｓ１〜Ｓ７）を要するデコーダ４１を示す。かかる
一例では、デコーダ４１の出力は９つの８ビット群にグ
ループ分けされ、その際８ビットの各々はドット”論理
和”をとられる。それ故、第１パス結果を記憶するため
には９ビットエラーメモリが必要となろう。図５（Ｂ）
は、アンド論理アレイ５２（図４（Ｂ）のアンドゲート
３２〜３８と同一の機能を果たす）へ接続されたデコー
ダ５１を含む第２パス論理を示す。デコーダ５１はまた
、７２ビットデコーディングの一つについて７ビットシ
ンドローム信号を受取る。７２マスクビットを有するマ
スクレジスタ５３は、必要なマスキング信号をアンド論
理アレイ５２へ提供する。アンド論理アレイ５２はＭＡ
１〜ＭＡ８の８個の出力を有し、その際、各出力は各サ
ブグループの８個のメモリのうちの一つを表わす。その
結果、第２パステストに必要な記憶装置を提供するため
に、８ワードのメモリで十分である。
【００４０】以上、本発明を特殊例について説明したが
、当業者には本発明の精神、範囲、思想から逸脱せずに
他の種々の変更を施こすことができることが理解できよ
う。例えば、エラーメモリ１３と２３はスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）として描いているが
、同様にして不揮発性メモリを使用することも望ましい
かもしれない。更に、エラーメモリのサイズを更に小さ
くするために３パスを使用してテストを実行することも
可能である。
【００４１】
【発明の効果】本発明のフォルトマッピング装置は、上
記のように構成されているので、最小量のハードウェア
を使用しながら故障しそうなメモリをオンラインで識別
可能である。
【図面の簡単な説明】
【図１】本発明によるメモリ用フォルトマッピング装置
の第１実施例のブロック図である。
【図２】本発明によるエラーメモリに記憶されるような
エラーカウント・フォーマットの表である。
【図３】２パスマッピング方法を使用するメモリ用フォ
ルトマッピング装置の第２実施例のブロック図である。
【図４】（Ａ）は、第１パスデコーダ回路の論理図であ
る。 （Ｂ）は、第２パスデコーダ回路の論理図である。
【図５】（Ａ）は、７２ビットワードを有するメモリア
レイ用の第１パスデコーダ回路の論理図である。 （Ｂ）は、７２ビットワードを有するメモリアレイ用の
第２パスデコーダ回路の論理図である。
【符号の説明】
１、２　　　　メモリカード ３　　　　複数メモリ ５、６、７　　　　デコーダ ８　　　　ＳＥＣ／ＤＥＤシンドローム発生器９　　　
　チェックビットバッファ １０　　　　メモリフォルトマッピング装置１１　　　
　データバッファ １２　　　　デコーダ １３　　　　エラーメモリ １５　　　　カウンタ ２０　　　　２パスメモリフォルトマッピング装置２１
　　　　第１パスデコーダ ２３　　　　エラーメモリ ２４　　　　第２パスデコーダ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】　　行と列とに配列され少なくとも一つの
    行セレクトアドレスによってアドレス指定された複数メ
    モリから、ランダムにアクセスされるデータをモニタし
    、前記複数メモリの各々メモリによって発生されたエラ
    ーのカウントを提供するメモリフォルトマッピング装置
    であって、前記複数メモリに接続され、前記複数メモリ
    からアクセスされたデータをチェックしてもしそのアク
    セスされたデータ内にエラーが検出された場合には、エ
    ラー表示とエラーが検出された列を表示するエラーシン
    ドロームとを提供する検出手段と、前記検出手段に接続
    され、前記エラーシンドロームと行セレクトアドレスと
    によってアドレス指定されて、前記複数メモリの各メモ
    リについて検出されたエラーのカウントを所定位置に記
    憶するメモリ手段と、前記メモリ手段と検出手段とへ接
    続され、前記メモリ手段からエラーカウントを受取り、
    もしエラー表示が前記検出手段によって提供された場合
    にはそのエラーカウントをインクリメントするカウント
    手段であって、インクリメントされたエラーカウントは
    上記エラーメモリに書戻されるようなカウント手段と、
    を備えたメモリフォルトマッピング装置。
  2. 【請求項２】　　前記検出手段は、単一ビットエラーが
    検出され訂正された時にエラーシンドロームを提供する
    ＳＥＣ／ＤＥＤシンドローム発生器である請求項１のメ
    モリフォルトマッピング装置。
  3. 【請求項３】　　唯一つのカウント手段が存在する請求
    項１のメモリフォルトマッピング装置。
  4. 【請求項４】　　単一のデータアクセスサイクル内で、
    エラーカウントがアクセスされ、インクリメントされ、
    且つエラーメモリに書き直される請求項３のメモリフォ
    ルトマッピング装置。
  5. 【請求項５】　　メモリ手段が２つのアレイに論理上分
    割され、第１のアレイがエラーカウントを記憶し、第２
    のアレイが状態ワードを記憶する請求項１のメモリフォ
    ルトマッピング装置。
  6. 【請求項６】　　それぞれのエラーカウントは、対応す
    る状態ワードを有することによってフォルト状態を形成
    し、各フォルト状態のアドレスが複数メモリの一メモリ
    に対応する請求項５のメモリフォルトマッピング装置。
  7. 【請求項７】　　状態ワードは、前記カウント手段から
    、セルキル、ラインキル及びチップキルの表示を受取る
    請求項６のメモリフォルトマッピング装置。
  8. 【請求項８】　　行と列とに編成された複数のメモリチ
    ップからの検出エラーをマッピングする方法において、
    複数のエラーカウントを、複数メモリチップについて検
    出されるエラーが存在しないことを示すゼロへリセット
    するステップと、前記複数メモリチップをランダムアク
    セスして、そこからデータを読取るためのアクセスステ
    ップと、それぞれのランダムアクセスの間に、複数のメ
    モリチップから読取られたデータをエラーがないかどう
    かチェックするステップであって、もしエラーが検出さ
    れたら、検出された単一ビットエラーを訂正して検出エ
    ラーの存在とその位置とを表示するステップと、複数の
    エラーカウントを保持するエラーメモリから、前記単一
    ビットエラーを生成した複数メモリの第１のメモリに対
    応する第１のエラーカウントを読取るステップと、アク
    セスされたエラーカウントをインクリメントするステッ
    プと、前記インクリメントされたエラーカウントをエラ
    ーメモリに書戻すステップと、を実行するチェックステ
    ップと、前記複数のエラーカウントのうちの一つのエラ
    ーカウントが所定のしきい値へ達するか、又は別の所定
    事象が発生するまで、前記アクセスステップ及びチェッ
    クステップを繰返すステップと、を含む検出エラーのマ
    ッピング方法。
  9. 【請求項９】　　第１のエラーカウントを読取るステッ
    プは、エラーを発生する第１のメモリが存在する列と行
    を表示するエラーメモリへアドレスを提供するステップ
    を更に含む請求項８の検出エラーのマッピング方法。
  10. 【請求項１０】　　それぞれのエラーカウントへ、いつ
    所定のしきい値又は別の所定事象が発生したかを示す状
    態ワードを提供するステップを更に含む請求項９の検出
    エラーのマッピング方法。
  11. 【請求項１１】　　行と列とに配列され少なくとも一つ
    の行セレクトアドレスによってアドレス指定されると共
    に複数のサブグループへ論理上分割される複数のグルー
    プへ論理上分割される複数メモリから、ランダムアクセ
    スされるデータをモニタし、複数メモリによって発生さ
    れたエラーのカウントを提供するマルチパスメモリフォ
    ルトマッピング装置であって、前記複数メモリからアク
    セスされたデータをエラーがないかチェックして、そこ
    からエラーが検出された時にエラー表示とエラーシンド
    ロームとを提供するために接続された検出手段と、エラ
    ーシンドロームを受取るように接続され、フォルトマッ
    ピングの第１のパス中にエラーが検出された複数グルー
    プの一つを指示するグループアドレスを提供する第１パ
    スデコーダ手段と、前記第１パスデコーダ手段に接続さ
    れ、更にカードと行アドレス信号とを受取るべく接続さ
    れた第１のエラーメモリであって、エラーが検出された
    場合に、前記第１のエラーメモリのメモリ位置が、エラ
    ーが検出された複数のサブグループのうちの一つに対応
    する第１のエラーカウントをその内部に記憶してアクセ
    スされるような第１のエラーメモリと、前記第１のエラ
    ーメモリへ接続され、そこから第１のエラーカウントを
    受取り、第１のエラーカウントをインクリメントし、イ
    ンクリメントされた第１のエラーカウントを前記第１の
    エラーメモリに戻すカウンタ手段と、前記検出手段へ接
    続され、エラーシンドロームを受取り、前記第１のエラ
    ーメモリ内の何れかのエラーカウントが所定しきい値へ
    達した時に活動し、メモリのサブグループからの何れの
    メモリがフォルトマッピングの第２パス中に検出エラー
    を発生したかを復号化する第２パスデコーダ手段と、前
    記第２パスデコーダ手段に接続され、複数のサブグルー
    プのうちの一つにおける各メモリに相当するエラーカウ
    ントを記憶することによってそのサブグループ内の各メ
    モリについてエラーカウントが維持されるようにし、更
    に前記カウンタ手段に接続され、それに対して第２のエ
    ラーカウントを提供してインクリメントする第２のエラ
    ーメモリと、を備えたマルチパスメモリフォルトマッピ
    ング装置。
  12. 【請求項１２】　　検出手段は、単一ビットエラーが検
    出され訂正された時にエラーシンドロームを提供するＳ
    ＥＣ／ＤＥＤシンドローム発生器である請求項１１のマ
    ルチパスメモリフォルトマッピング装置。
  13. 【請求項１３】　　単一データアクセスサイクル内で、
    エラーカウントは、アクセスされ、インクリメントされ
    、且つ第１のエラーメモリに書き直される請求項１２の
    マルチパスメモリフォルトマッピング装置。
  14. 【請求項１４】　　第１と第２のメモリ手段はそれぞれ
    ２つのアレイに論理上分割され、第１のアレイがエラー
    カウントを記憶し、第２のアレイが状態ワードを記憶す
    る請求項１３のマルチパスメモリフォルトマッピング装
    置。
  15. 【請求項１５】　　状態ワードは、前記カウント手段か
    ら、セルキル、ラインキル、およびチップキルの表示を
    受取る請求項１４のマルチパスメモリフォルトマッピン
    グ装置。
  16. 【請求項１６】　　第２パスデコーダ手段が、更に、そ
    れぞれ前記複数メモリのメモリの１列に対応する複数の
    第２パス信号へ、エラーシンドロームをデコードするデ
    コーダと、それぞれが第２パス信号の一つに接続された
    入力を有し、前記第２のエラーメモリに対してマスクさ
    れたアドレスを提供する複数のアンドゲートと、メモリ
    のそれぞれの列について、前記複数のアンドゲートのう
    ちの一つのアンドゲートの第２入力へそれぞれが接続さ
    れた１つのマスクビットを有することによって、同じメ
    モリ列に対応する各マスクビットと各第２パス信号とが
    、同じアンドゲート内へ入力されるようになったマスク
    ビットレジスタと、を含む請求項１５のマルチパスメモ
    リフォルトマッピング装置。
  17. 【請求項１７】　　カード、行および列によって物理的
    に編成され、複数のグループと更に複数のサブグループ
    へ論理上編成される複数のメモリと、前記複数メモリか
    らアクセスされたデータにエラーがないかどうかをチェ
    ックしてエラーがそこから検出された時にエラー表示と
    エラーシンドロームを提供するために接続された検出手
    段と、第１のイネーブル信号と前記エラーシンドローム
    を受取るために接続され、フォルトマッピングの第１の
    パス中に前記複数グループの何れからエラーが検出され
    たかを示すグループアドレスを提供する第１パスデコー
    ダ手段と、前記第１パスデコーダ手段に接続され、更に
    カードと行アドレス信号を受取るために接続されること
    によって、エラーが検出された場合に前記第１エラーメ
    モリのメモリ位置がエラーが、検出された複数のサブグ
    ループのうちの一つに対応する第１のエラーカウントを
    その内部に記憶しアクセスされるような第１のエラーメ
    モリであって、更に、前記複数グループのそれぞれ一つ
    に対するエラーカウントを保持する第１のメモリアレイ
    と、前記複数のグループのそれぞれ一つに対する状態ワ
    ードを保持する第２のメモリアレイと、を含む第１のエ
    ラーメモリと、前記第１のエラーメモリへ接続され、そ
    こから第１のエラーカウントを受取り、第１のエラーカ
    ウントをインクリメントし、そのインクリメントされた
    第１のエラーカウントを前記第１のエラーメモリへ戻す
    カウンタ手段と、前記検出手段へ接続され、第２のイネ
    ーブル信号とエラーシンドロームを受取り、前記第１の
    エラーメモリ内のエラーカウントが所定しきい値へ達し
    た時に活動し、フォルトマッピングの第２パス中に複数
    サブグループのうちの一つからの何れのメモリが検出エ
    ラーを発生したかを復号化する第２パスデコーダ手段と
    、前記第２パスデコーダ手段へ接続され、複数サブグル
    ープの一つのメモリに対応するエラーカウントを記憶す
    ることによって、そのサブグループ内の各メモリについ
    てエラーカウントが維持されるようにする第２エラーメ
    モリであって、更に、前記カウンタ手段へ接続され、そ
    れに対して第２のエラーカウントを提供してインクリメ
    ントする第２エラーメモリと、を備えたマルチパスメモ
    リフォルトマッピング装置。
  18. 【請求項１８】　　前記検出手段は、単一ビットエラー
    が検出され訂正された時にエラーシンドロームを提供す
    るＳＥＣ／ＤＥＤシンドローム発生器である請求項１７
    のマルチパスメモリフォルトマッピング装置。
  19. 【請求項１９】　　単一のデータアクセスサイクル内で
    、エラーカウントがアクセスされ、インクリメントされ
    、且つ第１エラーメモリに書き直される請求項１８のマ
    ルチパスメモリフォルトマッピング装置。
  20. 【請求項２０】　　状態ワードは、前記カウント手段か
    ら、セルキル、ラインキル及びチップキルの表示を受取
    る請求項１９のマルチパスメモリフォルトマッピング装
    置。
  21. 【請求項２１】　　上記第２パスデコーダが、更に、エ
    ラーシンドロームを、それぞれが前記複数のメモリのメ
    モリの１列に対応する複数の第２パス信号へ復号化する
    デコーダと、それぞれが第２パス信号の一つへ接続され
    た入力を有し、前記第２のエラーメモリに対してマスク
    されたアドレスを提供する複数のアンドゲートと、メモ
    リの各列について、それぞれが前記複数のアンドゲート
    のうちの一つのアンドゲートの第２入力へ接続された１
    つのマスクビットを有することによって、同一メモリ列
    に対応する各マスクビットと各第２パス信号とが、同じ
    アンドゲート内へ入力されるようになったマスクビット
    レジスタと、を含む請求項２０のマルチパスメモリフォ
    ルトマッピング装置。
JP3293686A 1991-01-07 1991-10-14 メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置 Expired - Lifetime JPH081617B2 (ja)

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