JPH05324492A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05324492A JPH05324492A JP4122113A JP12211392A JPH05324492A JP H05324492 A JPH05324492 A JP H05324492A JP 4122113 A JP4122113 A JP 4122113A JP 12211392 A JP12211392 A JP 12211392A JP H05324492 A JPH05324492 A JP H05324492A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- cell array
- memory cell
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 読出し速度および書込速度を向上させること
ができるとともに、メモリの実質的な記憶容量を増大さ
せることができるメモリカードを提供する。 【構成】 各種データを記憶するメモリ部１と、メモリ
部１と外部装置とを接続する外部端子と、を備えた半導
体記憶装置ＭＣにおいて、メモリ部１に保持しているデ
ータを読出してデータエラーを修正し、再書込を行うデ
ータ修正手段３と、メモリ部１と外部端子との中間接続
点に設けられ、半導体記憶装置ＭＣがデータ保持状態か
ら通常動作状態に移行する直前にメモリ部１をデータ修
正手段３側に接続し、データエラー修正後に再びメモリ
部１を外部端子側に接続する切換手段４と、を備えて構
成する。
ができるとともに、メモリの実質的な記憶容量を増大さ
せることができるメモリカードを提供する。 【構成】 各種データを記憶するメモリ部１と、メモリ
部１と外部装置とを接続する外部端子と、を備えた半導
体記憶装置ＭＣにおいて、メモリ部１に保持しているデ
ータを読出してデータエラーを修正し、再書込を行うデ
ータ修正手段３と、メモリ部１と外部端子との中間接続
点に設けられ、半導体記憶装置ＭＣがデータ保持状態か
ら通常動作状態に移行する直前にメモリ部１をデータ修
正手段３側に接続し、データエラー修正後に再びメモリ
部１を外部端子側に接続する切換手段４と、を備えて構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にパーソナルコンピュータ等の処理装置の補助外
部記憶装置等に用いられるメモリカードをデータ保持状
態においた場合に発生するデータエラーの修正技術に関
する。
り、特にパーソナルコンピュータ等の処理装置の補助外
部記憶装置等に用いられるメモリカードをデータ保持状
態においた場合に発生するデータエラーの修正技術に関
する。
【０００２】近年のパーソナルコンピュータの普及並び
に小型軽量化に伴い、パーソナルコンピュータを携帯用
として用いることが急増している。この結果、その小型
軽量の特徴から携帯用パーソナルコンピュータの増設メ
モリとしてＤＲＡＭ（Dynamic Random Access Memory）
メモリカード、ＳＲＡＭ（Static ＲＡＭ）メモリカー
ド等のメモリカードが用いられるようになってきてい
る。これに伴い、ソフトエラーなどによるデータ破壊の
問題が表面化してきており、その解決が望まれている。
また、パーソナルコンピュータの高速化にともない、メ
モリカードの動作速度の高速化が望まれている。
に小型軽量化に伴い、パーソナルコンピュータを携帯用
として用いることが急増している。この結果、その小型
軽量の特徴から携帯用パーソナルコンピュータの増設メ
モリとしてＤＲＡＭ（Dynamic Random Access Memory）
メモリカード、ＳＲＡＭ（Static ＲＡＭ）メモリカー
ド等のメモリカードが用いられるようになってきてい
る。これに伴い、ソフトエラーなどによるデータ破壊の
問題が表面化してきており、その解決が望まれている。
また、パーソナルコンピュータの高速化にともない、メ
モリカードの動作速度の高速化が望まれている。
【０００３】
【従来の技術】近年、小型軽量の利点を買われ、携帯用
パーソナルコンピュータ（以下、携帯用ＰＣという。）
の増設メモリや外部記憶装置として、半導体メモリを内
蔵したメモリカードが用いられている。
パーソナルコンピュータ（以下、携帯用ＰＣという。）
の増設メモリや外部記憶装置として、半導体メモリを内
蔵したメモリカードが用いられている。
【０００４】図５に一般的なメモリカードの構成を示す
ブロック図を示す。メモリカードＭＣは、図示しないメ
モリセルアレイ、センスアンプ、行デコーダ、列デコー
ダ、コントロール回路等およびＥＣＣ（Error Correcti
ng Circuit）を有するメモリ回路１Ｐと、バックアップ
動作に入るか否かを監視し制御信号Ｓを出力するシステ
ム監視回路１２と、図示しないバックアップ用電池を有
しリフレッシュ動作等のバックアップ動作を行うバック
アップ回路１０と、制御信号Ｓに基づいてバックアップ
回路１０と本体（システム）２０からの信号線、電源と
を切換える切換回路１１と、を備えて構成されている。
ブロック図を示す。メモリカードＭＣは、図示しないメ
モリセルアレイ、センスアンプ、行デコーダ、列デコー
ダ、コントロール回路等およびＥＣＣ（Error Correcti
ng Circuit）を有するメモリ回路１Ｐと、バックアップ
動作に入るか否かを監視し制御信号Ｓを出力するシステ
ム監視回路１２と、図示しないバックアップ用電池を有
しリフレッシュ動作等のバックアップ動作を行うバック
アップ回路１０と、制御信号Ｓに基づいてバックアップ
回路１０と本体（システム）２０からの信号線、電源と
を切換える切換回路１１と、を備えて構成されている。
【０００５】バックアップ回路１０は、メモリカードＭ
Ｃが不揮発性のメモリとして用いられたり、本体２０で
ある携帯用ＰＣから取り外されて用いられる場合に備え
て設けられているものであり、システム監視回路１２か
らバックアップ動作に入るための制御信号Ｓが出力され
ると、切換回路１１によりメモリ回路１Ｐに接続され、
バックアップ動作モードで内蔵のバックアップ用の電池
から電源を供給することとなる。
Ｃが不揮発性のメモリとして用いられたり、本体２０で
ある携帯用ＰＣから取り外されて用いられる場合に備え
て設けられているものであり、システム監視回路１２か
らバックアップ動作に入るための制御信号Ｓが出力され
ると、切換回路１１によりメモリ回路１Ｐに接続され、
バックアップ動作モードで内蔵のバックアップ用の電池
から電源を供給することとなる。
【０００６】このバックアップ動作時においては、メモ
リカードＭＣはバックアップ用電池により駆動されるた
め、消費電力の低減の観点からデータ保持動作しか行わ
れず、例えば、ＤＲＡＭメモリを有するメモリカード内
のＤＲＡＭ回路においては、リフレッシュ動作のみが行
われ、ソフトエラーが発生したとしても、その修正は行
われずエラーが累積されてしまうこととなっていた。ま
た、本体に接続されている場合であっても、データ保持
状態においては、メモリカードはやはり消費電力の低減
の観点からデータ保持動作しか行われず、同様の問題が
発生していた。
リカードＭＣはバックアップ用電池により駆動されるた
め、消費電力の低減の観点からデータ保持動作しか行わ
れず、例えば、ＤＲＡＭメモリを有するメモリカード内
のＤＲＡＭ回路においては、リフレッシュ動作のみが行
われ、ソフトエラーが発生したとしても、その修正は行
われずエラーが累積されてしまうこととなっていた。ま
た、本体に接続されている場合であっても、データ保持
状態においては、メモリカードはやはり消費電力の低減
の観点からデータ保持動作しか行われず、同様の問題が
発生していた。
【０００７】ここでソフトエラーについて説明する。ソ
フトエラーは、一度エラーが発生しても書き直しを行う
と再び正常動作を行うことができるランダムな一過性の
エラーであり、具体的な現象としては、素子の微細化と
ともに各回路ノードの有する静電容量が減少しているこ
とにより集積回路を構成する材料やパッケージに含まれ
ている微量（百万分の一以下）の放射性物質（ウラン
等）から放射される高エネルギー線（特に問題となるの
はα線）が半導体基板に入射した際に発生する電子正孔
対により情報が破壊される現象が挙げられる。
フトエラーは、一度エラーが発生しても書き直しを行う
と再び正常動作を行うことができるランダムな一過性の
エラーであり、具体的な現象としては、素子の微細化と
ともに各回路ノードの有する静電容量が減少しているこ
とにより集積回路を構成する材料やパッケージに含まれ
ている微量（百万分の一以下）の放射性物質（ウラン
等）から放射される高エネルギー線（特に問題となるの
はα線）が半導体基板に入射した際に発生する電子正孔
対により情報が破壊される現象が挙げられる。
【０００８】上述したソフトエラーを防止するための対
策として、従来では図６に示すようにメモリ回路内１Ｐ
にＥＣＣ５Ｐを設け、ＥＣＣ５Ｐを介してデータＤ（＝
Ｄ0〜Ｄn ）の読み書きを行い、データの読出し毎に各
データの修正をおこなっていた。
策として、従来では図６に示すようにメモリ回路内１Ｐ
にＥＣＣ５Ｐを設け、ＥＣＣ５Ｐを介してデータＤ（＝
Ｄ0〜Ｄn ）の読み書きを行い、データの読出し毎に各
データの修正をおこなっていた。
【０００９】
【発明が解決しようとする課題】上記従来のＥＣＣ５Ｐ
を用いたメモリカードにおいては、常にＥＣＣ５Ｐを介
してデータの読み書きを行うために読出し速度および書
込速度が低下してしまうという問題点があった。また、
３２ビット長のデータを修正するためには、各データに
対して７ビットのチェックビットＣＢP （＝ＣＢP0〜Ｃ
Pn）を設ける必要があり、 １６Ｍ×（７／３２）＝３．５Ｍ（ビット） ものメモリ容量がデータエラーの修正のために必要にな
り、メモリの実質的な記憶容量が減少してしまうという
問題点があった。
を用いたメモリカードにおいては、常にＥＣＣ５Ｐを介
してデータの読み書きを行うために読出し速度および書
込速度が低下してしまうという問題点があった。また、
３２ビット長のデータを修正するためには、各データに
対して７ビットのチェックビットＣＢP （＝ＣＢP0〜Ｃ
Pn）を設ける必要があり、 １６Ｍ×（７／３２）＝３．５Ｍ（ビット） ものメモリ容量がデータエラーの修正のために必要にな
り、メモリの実質的な記憶容量が減少してしまうという
問題点があった。
【００１０】そこで本発明の目的は、読出し速度および
書込速度を向上させることができるとともに、メモリの
実質的な記憶容量を増大させることができるメモリカー
ドを提供することにある。
書込速度を向上させることができるとともに、メモリの
実質的な記憶容量を増大させることができるメモリカー
ドを提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、第１の発明は、各種データを記憶するメモリ部と、
前記メモリ部と外部装置とを接続する外部端子と、を備
えた半導体記憶装置において、前記メモリ部に保持して
いるデータを読出してデータエラーを修正し、再書込を
行うデータ修正手段と、前記メモリ部と前記外部端子と
の中間接続点に設けられ、前記半導体記憶装置がデータ
保持状態から通常動作状態に移行する直前に前記メモリ
部を前記データ修正手段側に接続し、前記データエラー
修正後に再び前記メモリ部を外部端子側に接続する切換
手段と、を備えて構成する。
め、第１の発明は、各種データを記憶するメモリ部と、
前記メモリ部と外部装置とを接続する外部端子と、を備
えた半導体記憶装置において、前記メモリ部に保持して
いるデータを読出してデータエラーを修正し、再書込を
行うデータ修正手段と、前記メモリ部と前記外部端子と
の中間接続点に設けられ、前記半導体記憶装置がデータ
保持状態から通常動作状態に移行する直前に前記メモリ
部を前記データ修正手段側に接続し、前記データエラー
修正後に再び前記メモリ部を外部端子側に接続する切換
手段と、を備えて構成する。
【００１２】また、第２の発明は、第１の発明の構成に
加えて、前記メモリ部は複数のデータから構成されるデ
ータ群およびこのデータ群に対応するチェックビットを
記憶した記憶手段を備え、前記データ修正手段は、前記
データ群に対応するチェックビットに基づいて前記デー
タ群ごとにデータ修正を行うように構成する。
加えて、前記メモリ部は複数のデータから構成されるデ
ータ群およびこのデータ群に対応するチェックビットを
記憶した記憶手段を備え、前記データ修正手段は、前記
データ群に対応するチェックビットに基づいて前記デー
タ群ごとにデータ修正を行うように構成する。
【００１３】さらに、第３の発明は、第１の発明の構成
に加えて、前記メモリ部はマトリックス状のメモリセル
アレイと、前記メモリセルアレイの列方向に設けられた
列方向パリティ列と、前記メモリセルアレイの行方向に
設けられた行方向パリティ列と、を有し、前記データ修
正手段は、前記列方向パリティ列並びに前記行方向パリ
ティ列に基づいて前記メモリセルアレイ上のエラーが発
生したアドレスを特定し、当該アドレスのデータ修正を
行うように構成する。
に加えて、前記メモリ部はマトリックス状のメモリセル
アレイと、前記メモリセルアレイの列方向に設けられた
列方向パリティ列と、前記メモリセルアレイの行方向に
設けられた行方向パリティ列と、を有し、前記データ修
正手段は、前記列方向パリティ列並びに前記行方向パリ
ティ列に基づいて前記メモリセルアレイ上のエラーが発
生したアドレスを特定し、当該アドレスのデータ修正を
行うように構成する。
【００１４】
【作用】第１の発明によれば、切換手段は、半導体記憶
装置がデータ保持状態から通常動作状態に移行する直前
にメモリ部をデータ修正手段側に接続する。これにより
データ修正手段はメモリ部に保持しているデータを読出
してデータエラーを修正し、再書込を行う。その後、切
換手段は再びメモリ部を外部端子側に接続する。したが
って、データ保持状態に発生したデータエラーは通常動
作状態に移行する前に修正されるとともに、外部装置が
通常動作時にメモリ部にアクセスする場合に、データ修
正手段を介してアクセスすることはないので、データの
読み書き速度を向上させることができる。
装置がデータ保持状態から通常動作状態に移行する直前
にメモリ部をデータ修正手段側に接続する。これにより
データ修正手段はメモリ部に保持しているデータを読出
してデータエラーを修正し、再書込を行う。その後、切
換手段は再びメモリ部を外部端子側に接続する。したが
って、データ保持状態に発生したデータエラーは通常動
作状態に移行する前に修正されるとともに、外部装置が
通常動作時にメモリ部にアクセスする場合に、データ修
正手段を介してアクセスすることはないので、データの
読み書き速度を向上させることができる。
【００１５】また、第２の発明によれば、メモリ部の記
憶手段は複数のデータから構成されるデータ群およびこ
のデータ群に対応するチェックビットを記憶する。これ
によりデータ修正手段は、データ群に対応するチェック
ビットに基づいてデータ群ごとにデータ修正を行う。し
たがって、データ長に対応する相対的なチェックビット
の割合が減少しメモリ部の実質的な記憶容量を増大させ
ることができる。
憶手段は複数のデータから構成されるデータ群およびこ
のデータ群に対応するチェックビットを記憶する。これ
によりデータ修正手段は、データ群に対応するチェック
ビットに基づいてデータ群ごとにデータ修正を行う。し
たがって、データ長に対応する相対的なチェックビット
の割合が減少しメモリ部の実質的な記憶容量を増大させ
ることができる。
【００１６】さらに、第３の発明によれば、データ修正
手段は、列方向パリティ列並びに行方向パリティ列に基
づいてメモリセルアレイ上のエラーが発生したアドレス
を特定し、当該アドレスのデータ修正を行う。したがっ
て、容易にエラーが発生したビットのアドレスを特定で
きるとともに、データ量に対応する相対的なパリティビ
ットの割合が減少しメモリ部の実質的な記憶容量を増大
させることができる。
手段は、列方向パリティ列並びに行方向パリティ列に基
づいてメモリセルアレイ上のエラーが発生したアドレス
を特定し、当該アドレスのデータ修正を行う。したがっ
て、容易にエラーが発生したビットのアドレスを特定で
きるとともに、データ量に対応する相対的なパリティビ
ットの割合が減少しメモリ部の実質的な記憶容量を増大
させることができる。
【００１７】
【実施例】次に、図１乃至図５を参照して本発明の実施
例を詳細に説明する。第１実施例 図１に本実施例のメモリカードＭＣ（図５参照）内のメ
モリ回路の概要構成ブロック図を示す。
例を詳細に説明する。第１実施例 図１に本実施例のメモリカードＭＣ（図５参照）内のメ
モリ回路の概要構成ブロック図を示す。
【００１８】メモリ回路１は、各種データを格納するメ
モリセルアレイ２と、外部のシステム監視回路１２から
の制御信号Ｓに基づいて、データ保持状態から通常動作
に移行する直前にメモリセルアレイ２内のデータを読出
し、修正後、再書込を行う修正再書込回路３と、制御信
号Ｓに基づいてメモリセルアレイ２からのバスＢを本体
２０側または修正再書込回路３側のいずれか一方に接続
する切換回路４と、を備えて構成されている。
モリセルアレイ２と、外部のシステム監視回路１２から
の制御信号Ｓに基づいて、データ保持状態から通常動作
に移行する直前にメモリセルアレイ２内のデータを読出
し、修正後、再書込を行う修正再書込回路３と、制御信
号Ｓに基づいてメモリセルアレイ２からのバスＢを本体
２０側または修正再書込回路３側のいずれか一方に接続
する切換回路４と、を備えて構成されている。
【００１９】次に、メモリセルアレイ２内のデータ格納
状態の詳細を図２に示す。メモリセルアレイ２内にはデ
ータ長３２ビットのデータＭＤ0 〜ＭＤ7 およびこの連
続して格納された８個のデータを１つのデータＭＧとみ
なした場合に、このデータＭＧに対応する１０ビットの
チェックビットＣＢが格納されている。このチェックビ
ットＣＢのビット数の詳細については後述する。また、
以下の説明においては、このデータＭＧとチェックビッ
トＣＢをまとめてデータ群ＤＧとする。したがって、デ
ータ群ＤＧのデータ長は２６６ビット（＝２５６＋１０
ビット）となる。
状態の詳細を図２に示す。メモリセルアレイ２内にはデ
ータ長３２ビットのデータＭＤ0 〜ＭＤ7 およびこの連
続して格納された８個のデータを１つのデータＭＧとみ
なした場合に、このデータＭＧに対応する１０ビットの
チェックビットＣＢが格納されている。このチェックビ
ットＣＢのビット数の詳細については後述する。また、
以下の説明においては、このデータＭＧとチェックビッ
トＣＢをまとめてデータ群ＤＧとする。したがって、デ
ータ群ＤＧのデータ長は２６６ビット（＝２５６＋１０
ビット）となる。
【００２０】修正再書込回路３は、ＥＣＣ５を備えてお
り、システム監視回路１２（図５参照）からの制御信号
Ｓに基づいて、切換回路４によりメモリセルアレイ２か
らのバスＢが修正再書込回路３側にデータ保持状態から
通常動作に移行する直前に接続されると、上述したメモ
リセルアレイ２からデータグループＤＧごとにデータを
読出し、ＥＣＣ５で修正後、メモリセルアレイ２に再書
込を行う。
り、システム監視回路１２（図５参照）からの制御信号
Ｓに基づいて、切換回路４によりメモリセルアレイ２か
らのバスＢが修正再書込回路３側にデータ保持状態から
通常動作に移行する直前に接続されると、上述したメモ
リセルアレイ２からデータグループＤＧごとにデータを
読出し、ＥＣＣ５で修正後、メモリセルアレイ２に再書
込を行う。
【００２１】ここで図３を参照してＥＣＣ５について説
明する。ＥＣＣ５は、シンドロームジェネレータ５Ａを
有しており、このシンドロームジェネレータ５Ａは、デ
ータＭＧOLD およびそのチェックビットＣＢOLD よりシ
ンドローム（症状）コードSYNDを発生し出力する。ま
た、チェックビットジェネレータ５Ｂは、訂正されるべ
きデータＭＧOLD に対応する新たなチェックビットＣＢ
NEW を生成し出力する。その結果、データコレクタ５Ｃ
は、シンドロームコードSYNDに基づいてデータＭＧOLD
を修正して、修正後データＭＧNEW にチェックビットジ
ェネレータ５Ｂから出力されたチェックビットＣＢNEW
を付加して出力することとなる。
明する。ＥＣＣ５は、シンドロームジェネレータ５Ａを
有しており、このシンドロームジェネレータ５Ａは、デ
ータＭＧOLD およびそのチェックビットＣＢOLD よりシ
ンドローム（症状）コードSYNDを発生し出力する。ま
た、チェックビットジェネレータ５Ｂは、訂正されるべ
きデータＭＧOLD に対応する新たなチェックビットＣＢ
NEW を生成し出力する。その結果、データコレクタ５Ｃ
は、シンドロームコードSYNDに基づいてデータＭＧOLD
を修正して、修正後データＭＧNEW にチェックビットジ
ェネレータ５Ｂから出力されたチェックビットＣＢNEW
を付加して出力することとなる。
【００２２】ＥＣＣ５は古くからシステムボード上では
信頼性向上のために使用されており、例えば、１ビット
エラーの発生に対しては、フラグを立てるとともにエラ
ービットの訂正を行い、２ビット以上のエラーの発生に
対してはフラグを立てるなどの処理を行うものである。
現実的には、複数ビットエラーの発生確率は１ビットエ
ラーの発生確率に比較して非常に小さいものであるの
で、十分にシステムの信頼性を向上させることができ
る。しかしながら、データビットに発生するエラーを検
出するためには、データワードとともにチェックビット
（Check bit ）を設ける必要があり、ｎビット長のデー
タワードにおける１ビットエラーの検出に必要なチェッ
クビットのビット数をＣn とすると、エラーが無かった
場合における可能なチェックビットの組み合わせは１通
りであり、１ビットエラーの場合における可能なチェッ
クビットの組み合わせ数はｎ＋Ｃn となる。また、Ｃn
個のチェックビットにより作られる組み合わせの全数は
２Cnである。
信頼性向上のために使用されており、例えば、１ビット
エラーの発生に対しては、フラグを立てるとともにエラ
ービットの訂正を行い、２ビット以上のエラーの発生に
対してはフラグを立てるなどの処理を行うものである。
現実的には、複数ビットエラーの発生確率は１ビットエ
ラーの発生確率に比較して非常に小さいものであるの
で、十分にシステムの信頼性を向上させることができ
る。しかしながら、データビットに発生するエラーを検
出するためには、データワードとともにチェックビット
（Check bit ）を設ける必要があり、ｎビット長のデー
タワードにおける１ビットエラーの検出に必要なチェッ
クビットのビット数をＣn とすると、エラーが無かった
場合における可能なチェックビットの組み合わせは１通
りであり、１ビットエラーの場合における可能なチェッ
クビットの組み合わせ数はｎ＋Ｃn となる。また、Ｃn
個のチェックビットにより作られる組み合わせの全数は
２Cnである。
【００２３】したがって、１ビットエラーを完全に検出
するためには、 １＋（ｎ＋Ｃn ）≦２Cn の式を満たすようにチェックビットのビット数を決定す
る必要がある。
するためには、 １＋（ｎ＋Ｃn ）≦２Cn の式を満たすようにチェックビットのビット数を決定す
る必要がある。
【００２４】この結果、データ長が１６ビット長、３２
ビット長、６４ビット長、１２８ビット長、２５６ビッ
ト長である場合に必要なチェックビットのビット数は、
それぞれ５ビット、６ビット、７ビット、８ビット、９
ビットとなる。さらに、２ビットエラーの１００％検出
およびバーストエラー検出のためにはもう１ビット必要
であり、それぞれ６ビット、７ビット、８ビット、９ビ
ット、１０ビット必要となる。したがって、本第１実施
例の場合、チェックビットＣＢとして１０ビットを用
い、データＭＧの１ビットエラーの検出並びに修正およ
び２ビットエラーの１００％検出を行っている。
ビット長、６４ビット長、１２８ビット長、２５６ビッ
ト長である場合に必要なチェックビットのビット数は、
それぞれ５ビット、６ビット、７ビット、８ビット、９
ビットとなる。さらに、２ビットエラーの１００％検出
およびバーストエラー検出のためにはもう１ビット必要
であり、それぞれ６ビット、７ビット、８ビット、９ビ
ット、１０ビット必要となる。したがって、本第１実施
例の場合、チェックビットＣＢとして１０ビットを用
い、データＭＧの１ビットエラーの検出並びに修正およ
び２ビットエラーの１００％検出を行っている。
【００２５】次に、バックアップ時の動作について説明
する。システム監視回路１２は、本体（携帯用ＰＣ）２
０の正規のリフレッシュ動作インターバルが経過したこ
と、あるいは本体２０のメイン電源がオフされているこ
とを検出し、バックアップ動作時に対応する制御信号Ｓ
を修正再書込回路３および切換回路４に出力する。これ
により切換回路４は、修正再書込回路３にメモリセルア
レイ２からのバスＢを接続する。
する。システム監視回路１２は、本体（携帯用ＰＣ）２
０の正規のリフレッシュ動作インターバルが経過したこ
と、あるいは本体２０のメイン電源がオフされているこ
とを検出し、バックアップ動作時に対応する制御信号Ｓ
を修正再書込回路３および切換回路４に出力する。これ
により切換回路４は、修正再書込回路３にメモリセルア
レイ２からのバスＢを接続する。
【００２６】一方、修正再書込回路３は、制御信号Ｓに
基づいてメモリセルアレイ２からのデータ群ＤＧを順次
読出し、上述のＥＣＣ５を用いてデータ群ＤＧごとに修
正を行う。そして修正後のデータ群ＤＧを同一アドレス
に再書込する。この結果、メモリセルアレイ上のすべて
のデータに対して修正が施され、再書込終了後、システ
ム監視回路１２により、再び制御信号Ｓが出力され、切
換回路４は本体側にメモリセルアレイからのバスを接続
する。これ以後、通常動作状態においては本体側からメ
モリセルアレイ２へのアクセスは修正再書込回路３、す
なわちＥＣＣ５を介さずに行われるため、読出し、書込
速度を向上させることが出来る。第２実施例 以上の第１実施例においては、データＭＧ毎に１０ビッ
トのチェックビットを設けていたが、図４に示すよう
に、メモリセルアレイ２Ａをマトリックス状に構成し、
Ｘ方向パリティビット列ＰＢx 及びＹ方向パリティビッ
ト列ＰＢy を設けるように構成してもよい。この場合も
第１実施例と同様に、データの修正は、データ保持状態
から通常動作状態に移行する直前のみである。本第２実
施例によれば、従来のＥＣＣを用いたメモリカードと比
較して修正に必要なビット数、すなわち、実質的なメモ
リ容量を増大することが可能となる。
基づいてメモリセルアレイ２からのデータ群ＤＧを順次
読出し、上述のＥＣＣ５を用いてデータ群ＤＧごとに修
正を行う。そして修正後のデータ群ＤＧを同一アドレス
に再書込する。この結果、メモリセルアレイ上のすべて
のデータに対して修正が施され、再書込終了後、システ
ム監視回路１２により、再び制御信号Ｓが出力され、切
換回路４は本体側にメモリセルアレイからのバスを接続
する。これ以後、通常動作状態においては本体側からメ
モリセルアレイ２へのアクセスは修正再書込回路３、す
なわちＥＣＣ５を介さずに行われるため、読出し、書込
速度を向上させることが出来る。第２実施例 以上の第１実施例においては、データＭＧ毎に１０ビッ
トのチェックビットを設けていたが、図４に示すよう
に、メモリセルアレイ２Ａをマトリックス状に構成し、
Ｘ方向パリティビット列ＰＢx 及びＹ方向パリティビッ
ト列ＰＢy を設けるように構成してもよい。この場合も
第１実施例と同様に、データの修正は、データ保持状態
から通常動作状態に移行する直前のみである。本第２実
施例によれば、従来のＥＣＣを用いたメモリカードと比
較して修正に必要なビット数、すなわち、実質的なメモ
リ容量を増大することが可能となる。
【００２７】より具体的には、ビットＢ(x,y) にソフト
エラーなどのエラーが発生したとすると、Ｘ方向パリテ
ィビットＸm およびＹ方向パリティビットＹn がエラー
となり、ビットＢ(x,y) のアドレスを特定することがで
きる。したがって、エラーの発生したビットＢ(x,y) を
反転することにより容易にエラー修正を行うことができ
る。この場合において、１６ＭビットのＲＡＭを用いる
場合を考慮すれば、メモリセルアレイのマトリックス
は、４ｋ×４ｋビットとなり、エラー修正のために用い
られるＸ方向パリティビット列ＰＢx 及びＹ方向パリテ
ィビット列ＰＢyはそれぞれ４ｋビットとなり、合計８
ｋビットのメモリ容量があれば修正が可能である。これ
に対し、ＥＣＣを用いる場合には、３２ビット長のデー
タを修正するためには、各データに対して７ビットのチ
ェックビットを設ける必要があり、 １６Ｍ×（７／３２）＝３．５Ｍ（ビット） ものメモリ容量が必要になる。
エラーなどのエラーが発生したとすると、Ｘ方向パリテ
ィビットＸm およびＹ方向パリティビットＹn がエラー
となり、ビットＢ(x,y) のアドレスを特定することがで
きる。したがって、エラーの発生したビットＢ(x,y) を
反転することにより容易にエラー修正を行うことができ
る。この場合において、１６ＭビットのＲＡＭを用いる
場合を考慮すれば、メモリセルアレイのマトリックス
は、４ｋ×４ｋビットとなり、エラー修正のために用い
られるＸ方向パリティビット列ＰＢx 及びＹ方向パリテ
ィビット列ＰＢyはそれぞれ４ｋビットとなり、合計８
ｋビットのメモリ容量があれば修正が可能である。これ
に対し、ＥＣＣを用いる場合には、３２ビット長のデー
タを修正するためには、各データに対して７ビットのチ
ェックビットを設ける必要があり、 １６Ｍ×（７／３２）＝３．５Ｍ（ビット） ものメモリ容量が必要になる。
【００２８】このように本第２実施例によれば、ＥＣＣ
を用いる場合と比較してメモリの実質的容量を大幅に増
大することができる。以上の各実施例はＤＲＡＭメモリ
カードの場合についてのみ説明したが、ＳＲＡＭメモリ
カード等、他のメモリカードに本発明の適用が可能であ
る。
を用いる場合と比較してメモリの実質的容量を大幅に増
大することができる。以上の各実施例はＤＲＡＭメモリ
カードの場合についてのみ説明したが、ＳＲＡＭメモリ
カード等、他のメモリカードに本発明の適用が可能であ
る。
【００２９】
【発明の効果】第１の発明によれば、切換手段は、半導
体記憶装置がデータ保持状態から通常動作状態に移行す
る直前にメモリ部をデータ修正手段側に接続し、データ
修正手段はメモリ部に保持しているデータを読出してデ
ータエラーを修正し、再書込を行う。その後、切換手段
は再びメモリ部を外部端子側に接続するので、データ保
持状態に発生したデータエラーは通常動作状態に移行す
る前に修正されるとともに、外部装置が通常動作時にメ
モリ部にアクセスする場合に、データ修正手段を介して
アクセスすることはないので、データの読み書き速度を
向上させることができる。
体記憶装置がデータ保持状態から通常動作状態に移行す
る直前にメモリ部をデータ修正手段側に接続し、データ
修正手段はメモリ部に保持しているデータを読出してデ
ータエラーを修正し、再書込を行う。その後、切換手段
は再びメモリ部を外部端子側に接続するので、データ保
持状態に発生したデータエラーは通常動作状態に移行す
る前に修正されるとともに、外部装置が通常動作時にメ
モリ部にアクセスする場合に、データ修正手段を介して
アクセスすることはないので、データの読み書き速度を
向上させることができる。
【００３０】また、第２の発明によれば、メモリ部の記
憶手段は複数のデータから構成されるデータ群およびこ
のデータ群に対応するチェックビットを記憶し、データ
修正手段は、データ群に対応するチェックビットに基づ
いてデータ群ごとにデータ修正を行うので、データ長に
対応する相対的なチェックビットの割合が減少しメモリ
部の実質的な記憶容量を増大させることができるととも
に、データの読み書き速度を向上させることができる。
憶手段は複数のデータから構成されるデータ群およびこ
のデータ群に対応するチェックビットを記憶し、データ
修正手段は、データ群に対応するチェックビットに基づ
いてデータ群ごとにデータ修正を行うので、データ長に
対応する相対的なチェックビットの割合が減少しメモリ
部の実質的な記憶容量を増大させることができるととも
に、データの読み書き速度を向上させることができる。
【００３１】さらに、第３の発明によれば、データ修正
手段は、列方向パリティ列並びに行方向パリティ列に基
づいてメモリセルアレイ上のエラーが発生したアドレス
を特定し、当該アドレスのデータ修正を行うので、容易
にエラーが発生したビットのアドレスを特定でき、デー
タ量に対応する相対的なパリティビットの割合が減少し
てメモリ部の実質的な記憶容量を増大させることができ
るとともに、データの読み書き速度を向上させることが
できる。。
手段は、列方向パリティ列並びに行方向パリティ列に基
づいてメモリセルアレイ上のエラーが発生したアドレス
を特定し、当該アドレスのデータ修正を行うので、容易
にエラーが発生したビットのアドレスを特定でき、デー
タ量に対応する相対的なパリティビットの割合が減少し
てメモリ部の実質的な記憶容量を増大させることができ
るとともに、データの読み書き速度を向上させることが
できる。。
【図１】本発明の第１実施例の概要構成を示すブロック
図である。
図である。
【図２】第１実施例におけるメモリセルアレイ上のデー
タ格納状態を説明する図である。
タ格納状態を説明する図である。
【図３】ＥＣＣの構成を示すブロック図である。
【図４】第２実施例の構成を示すブロック図である。
【図５】メモリカードの構成を示すブロック図である。
【図６】従来のメモリ回路の構成を示すブロック図であ
る。
る。
１…メモリ回路 ２…メモリセルアレイ ３…修正再書込回路 ４…切換回路 ５…ＥＣＣ ５Ａ…シンドロームジェネレータ ５Ｂ…チェックビットジェネレータ ５Ｃ…データコレクタ ＣＢ、ＣＢ0 〜ＣＢn …チェックビット ＭＤ0 〜ＭＤ7 …データ ＭＧ、ＭＧ0 〜ＭＧn …データ ＤＧ…データ群 ＰＢx …Ｘ方向パリティビット列 ＰＢy …Ｙ方向パリティビット列 Ｓ…制御信号 Ｘm …Ｘ方向パリティビット Ｙn …Ｙ方向パリティビット
Claims (3)
- 【請求項１】 各種データを記憶するメモリ部（１）
と、前記メモリ部（１）と外部装置とを接続する外部端
子と、を備えた半導体記憶装置（ＭＣ）において、 前記メモリ部（１）に保持しているデータ（ＤＧ）を読
出してデータエラーを修正し、再書込を行うデータ修正
手段（３）と、 前記メモリ部（１）と前記外部端子との中間接続点に設
けられ、前記半導体記憶装置（ＭＣ）がデータ保持状態
から通常動作状態に移行する直前に前記メモリ部（１）
を前記データ修正手段（３）側に接続し、前記データエ
ラー修正後に再び前記メモリ部（１）を外部端子側に接
続する切換手段（４）と、を備えたことを特徴とする半
導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記メモリ部（１）は複数のデータ（ＭＤ0 〜ＭＤ7 ）
から構成されるデータ群（ＭＧ）およびこのデータ群
（ＭＧ）に対応するチェックビット（ＣＢ）を記憶する
記憶手段（２）を備え、 前記データ修正手段（３）は、前記データ群（ＭＧ）に
対応するチェックビット（ＣＢ）に基づいて前記データ
群（ＭＧ）ごとにデータ修正を行うことを特徴とする半
導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 前記メモリ部はマトリックス状のメモリセルアレイ（２
Ａ）と、前記メモリセルアレイ（２Ａ）の列方向に設け
られた列方向パリティ列（ＰＢy ）と、前記メモリセル
アレイ（２Ａ）の行方向に設けられた行方向パリティ列
（ＰＢx ）と、を有し、 前記データ修正手段（３）は、前記列方向パリティ列
（ＰＢy ）並びに前記行方向パリティ列（ＰＢx ）に基
づいて前記メモリセルアレイ（２Ａ）上のエラーが発生
したアドレス（m 、n ）を特定し、当該アドレス（m 、
n ）のデータ修正を行うことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122113A JPH05324492A (ja) | 1992-05-14 | 1992-05-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122113A JPH05324492A (ja) | 1992-05-14 | 1992-05-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324492A true JPH05324492A (ja) | 1993-12-07 |
Family
ID=14827961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122113A Pending JPH05324492A (ja) | 1992-05-14 | 1992-05-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324492A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745096A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | ビットエラー訂正機能付き半導体メモリ |
| US5742769A (en) * | 1996-05-06 | 1998-04-21 | Banyan Systems, Inc. | Directory with options for access to and display of email addresses |
| JP2006209900A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | メモリ回路 |
-
1992
- 1992-05-14 JP JP4122113A patent/JPH05324492A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745096A (ja) * | 1993-08-03 | 1995-02-14 | Nec Corp | ビットエラー訂正機能付き半導体メモリ |
| US5742769A (en) * | 1996-05-06 | 1998-04-21 | Banyan Systems, Inc. | Directory with options for access to and display of email addresses |
| US6108691A (en) * | 1996-05-06 | 2000-08-22 | Switchboard, Inc. | Directory with options for access to and display of email addresses |
| JP2006209900A (ja) * | 2005-01-31 | 2006-08-10 | Matsushita Electric Ind Co Ltd | メモリ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001205 |