JP2627491B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2627491B2 JP2627491B2 JP6285050A JP28505094A JP2627491B2 JP 2627491 B2 JP2627491 B2 JP 2627491B2 JP 6285050 A JP6285050 A JP 6285050A JP 28505094 A JP28505094 A JP 28505094A JP 2627491 B2 JP2627491 B2 JP 2627491B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、誤り訂正手段を内蔵
した半導体記憶装置に関するものである。
した半導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置においては、約３年間で
４倍の大容量化が進んでおり、それに伴ないα線の入射
によって引き起こされるソフトエラーの問題等が生じて
いる。このソフトエラーは非固定的なビット誤りであ
り、これを救済するために、たとえば特開昭５９−２３
００号公報等に示された誤り訂正回路内蔵の半導体記憶
装置が提案されている。
４倍の大容量化が進んでおり、それに伴ないα線の入射
によって引き起こされるソフトエラーの問題等が生じて
いる。このソフトエラーは非固定的なビット誤りであ
り、これを救済するために、たとえば特開昭５９−２３
００号公報等に示された誤り訂正回路内蔵の半導体記憶
装置が提案されている。
【０００３】図２は、従来の誤り訂正回路内蔵の半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【０００４】図２において、メモリセルアレイ１は、複
数行および複数列に配列された複数のメモリセルからな
る。このメモリセルアレイ１は、複数のブロックに分割
されており、各ブロックは複数列のメモリセルからな
る。図２に示されるメモリセルアレイ１は４つのブロッ
クＢ１〜Ｂ４に分割されており、各ブロックＢ１〜Ｂ４
は（ｍ＋ｋ）列のメモリセルからなる。ｍビットの情報
ビットとｋビットの検査ビットとからなる（ｍ＋ｋ）ビ
ットのデータが１ワードのデータとしてメモリセルアレ
イ１の各ブロックの各行に記憶される。
数行および複数列に配列された複数のメモリセルからな
る。このメモリセルアレイ１は、複数のブロックに分割
されており、各ブロックは複数列のメモリセルからな
る。図２に示されるメモリセルアレイ１は４つのブロッ
クＢ１〜Ｂ４に分割されており、各ブロックＢ１〜Ｂ４
は（ｍ＋ｋ）列のメモリセルからなる。ｍビットの情報
ビットとｋビットの検査ビットとからなる（ｍ＋ｋ）ビ
ットのデータが１ワードのデータとしてメモリセルアレ
イ１の各ブロックの各行に記憶される。
【０００５】このメモリセルアレイ１には、行アドレス
信号ＲＡに応じてメモリセルアレイ１の１行を選択する
行デコーダ２およびブロック選択信号ＢＫに応じてメモ
リセルアレイ１の１つのブロックを選択するブロックデ
コーダ３が設けられている。行アドレスバッファ４は、
行アドレス入力端子５に与えられる行アドレス信号ＲＡ
を適宜行デコーダ２に与えるものであり、列アドレスバ
ッファ６は、列アドレス入力端子７に与えられる列アド
レス信号ＣＡの一部をブロック選択信号ＢＫとしてブロ
ックデコーダ３に与え、列アドレス信号ＣＡの残りをビ
ット選択信号ＢＩとして後述する１／ｍデコーダ１１に
与えるものである。
信号ＲＡに応じてメモリセルアレイ１の１行を選択する
行デコーダ２およびブロック選択信号ＢＫに応じてメモ
リセルアレイ１の１つのブロックを選択するブロックデ
コーダ３が設けられている。行アドレスバッファ４は、
行アドレス入力端子５に与えられる行アドレス信号ＲＡ
を適宜行デコーダ２に与えるものであり、列アドレスバ
ッファ６は、列アドレス入力端子７に与えられる列アド
レス信号ＣＡの一部をブロック選択信号ＢＫとしてブロ
ックデコーダ３に与え、列アドレス信号ＣＡの残りをビ
ット選択信号ＢＩとして後述する１／ｍデコーダ１１に
与えるものである。
【０００６】また、このメモリセルアレイ１には検査ビ
ット発生回路８、誤り訂正回路９およびレジスタ１０が
接続されている。検査ビット発生回路８は、ｍビットの
情報ビットの誤りを検出および訂正するためのｋビット
の検査ビットを生成するものである。誤り訂正回路９
は、検査ビットに基づいて情報ビットの誤りを検出し、
誤りがある場合にはその誤りを訂正するものである。レ
ジスタ１０には１ワードのデータが一時的に記憶され
る。１／ｍデコーダ１１は、列アドレスバッファ６から
与えられるビット選択信号ＢＩに応じてｍビットの情報
ビットのうち１ビットを選択してデータ入出力端子１２
に導出するかあるいはデータ入出力端子１２へ与えられ
る１ビットのデータをビット選択信号ＢＩに応じてレジ
スタ１０のいずれか１ビットに与えるものである。
ット発生回路８、誤り訂正回路９およびレジスタ１０が
接続されている。検査ビット発生回路８は、ｍビットの
情報ビットの誤りを検出および訂正するためのｋビット
の検査ビットを生成するものである。誤り訂正回路９
は、検査ビットに基づいて情報ビットの誤りを検出し、
誤りがある場合にはその誤りを訂正するものである。レ
ジスタ１０には１ワードのデータが一時的に記憶され
る。１／ｍデコーダ１１は、列アドレスバッファ６から
与えられるビット選択信号ＢＩに応じてｍビットの情報
ビットのうち１ビットを選択してデータ入出力端子１２
に導出するかあるいはデータ入出力端子１２へ与えられ
る１ビットのデータをビット選択信号ＢＩに応じてレジ
スタ１０のいずれか１ビットに与えるものである。
【０００７】次に、この誤り訂正回路内蔵の半導体記憶
装置の動作を説明する。データの読出時には、行アドレ
ス信号ＲＡおよび列アドレス信号ＣＡによってメモリセ
ルアレイ１の１ビットがアクセスされると、その１ビッ
トを含む１ワードのデータが行デコーダ２およびブロッ
クデコーダ３により選択され、誤り訂正回路９に転送さ
れる。誤り訂正回路９は、１ワードのデータに含まれる
ｋビットの検査ビットに基づいてｍビットの情報ビット
の誤りの有無を検出し、情報ビットに誤りがある場合に
は、その誤りを訂正し、１／ｍデコーダ１１に転送す
る。１／ｍデコーダ１１は、列アドレスバッファ６から
与えられるビット選択信号ＢＩに応答してｍビットの情
報ビットのうち１ビットを選択し、データ入出力端子１
２に導出する。
装置の動作を説明する。データの読出時には、行アドレ
ス信号ＲＡおよび列アドレス信号ＣＡによってメモリセ
ルアレイ１の１ビットがアクセスされると、その１ビッ
トを含む１ワードのデータが行デコーダ２およびブロッ
クデコーダ３により選択され、誤り訂正回路９に転送さ
れる。誤り訂正回路９は、１ワードのデータに含まれる
ｋビットの検査ビットに基づいてｍビットの情報ビット
の誤りの有無を検出し、情報ビットに誤りがある場合に
は、その誤りを訂正し、１／ｍデコーダ１１に転送す
る。１／ｍデコーダ１１は、列アドレスバッファ６から
与えられるビット選択信号ＢＩに応答してｍビットの情
報ビットのうち１ビットを選択し、データ入出力端子１
２に導出する。
【０００８】データの書込時には、行アドレス信号ＲＡ
および列アドレス信号ＣＡによってメモリセルアレイ１
の１ビットがアクセスされると、その１ビットを含む１
ワードのデータが行デコーダ２およびブロックデコーダ
３により選択され、レジスタ１０に転送される。そし
て、１／ｍデコーダ１１は、列アドレスバッファ６によ
り与えられるビット選択信号ＢＩに応答してデータ入出
力端子１２に与えられる１ビットのデータをレジスタ１
０のいずれか１ビットに転送する。これにより、レジス
タ１０に記憶されたデータの情報ビットのうち１ビット
が書換えられる。この書換えられたビットを含む情報ビ
ットは、行デコーダ２およびブロックデコーダ３により
選択されるブロックの１行に転送されるとともに、検査
ビット発生回路８にも転送される。検査ビット発生回路
は、ｍビットの情報ビットに基づいてｋビットの検査ビ
ットを生成する。この検査ビットは、対応する情報ビッ
トと同じブロックの同じ行に転送される。
および列アドレス信号ＣＡによってメモリセルアレイ１
の１ビットがアクセスされると、その１ビットを含む１
ワードのデータが行デコーダ２およびブロックデコーダ
３により選択され、レジスタ１０に転送される。そし
て、１／ｍデコーダ１１は、列アドレスバッファ６によ
り与えられるビット選択信号ＢＩに応答してデータ入出
力端子１２に与えられる１ビットのデータをレジスタ１
０のいずれか１ビットに転送する。これにより、レジス
タ１０に記憶されたデータの情報ビットのうち１ビット
が書換えられる。この書換えられたビットを含む情報ビ
ットは、行デコーダ２およびブロックデコーダ３により
選択されるブロックの１行に転送されるとともに、検査
ビット発生回路８にも転送される。検査ビット発生回路
は、ｍビットの情報ビットに基づいてｋビットの検査ビ
ットを生成する。この検査ビットは、対応する情報ビッ
トと同じブロックの同じ行に転送される。
【０００９】なお、誤り訂正回路内蔵の半導体記憶装置
については、上記の公報の他に、たとえば、ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ，ｖｏｌ． ＳＣ−１９，ｐｐ．６２７−
６３３，Ｏｃｔｏｂｅｒ １９８４、ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，ｖｏｌ．ＳＣ−２０，ｐｐ．９５８−９６３，
Ｏｃｔｏｂｅｒ １９８５等に記載されている。また、
誤り訂正コードについては、ＩＢＭ Ｊ．ＲＥＳ．ＤＥ
ＶＥＬＯＰ，ｖｏｌ．２８，Ｎｏ．２，ｐｐ．１２４−
１３４，Ｍａｒｃｈ １９８４に記載されている。
については、上記の公報の他に、たとえば、ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ，ｖｏｌ． ＳＣ−１９，ｐｐ．６２７−
６３３，Ｏｃｔｏｂｅｒ １９８４、ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，ｖｏｌ．ＳＣ−２０，ｐｐ．９５８−９６３，
Ｏｃｔｏｂｅｒ １９８５等に記載されている。また、
誤り訂正コードについては、ＩＢＭ Ｊ．ＲＥＳ．ＤＥ
ＶＥＬＯＰ，ｖｏｌ．２８，Ｎｏ．２，ｐｐ．１２４−
１３４，Ｍａｒｃｈ １９８４に記載されている。
【００１０】ここでは、検査ビットの生成方法および誤
り訂正方法の基本的な原理の一例について説明する。
り訂正方法の基本的な原理の一例について説明する。
【００１１】図３（Ａ）に示すように、１６ビットの情
報ビットが４×４のマトリクス状に配置される。横１行
の合計が偶数である場合にはその行の右側に０が配置さ
れ、横１行の合計が奇数である場合にはその行の右側に
１が配置される。また、縦１列の合計が偶数である場合
にはその列の下側に０が配置され、縦１列の合計が奇数
である場合にはその列の下側に１が配置される。このよ
うにしてマトリクス状の情報ビットの右側および下側に
配置されたビットが検査ビットとして用いられる。
報ビットが４×４のマトリクス状に配置される。横１行
の合計が偶数である場合にはその行の右側に０が配置さ
れ、横１行の合計が奇数である場合にはその行の右側に
１が配置される。また、縦１列の合計が偶数である場合
にはその列の下側に０が配置され、縦１列の合計が奇数
である場合にはその列の下側に１が配置される。このよ
うにしてマトリクス状の情報ビットの右側および下側に
配置されたビットが検査ビットとして用いられる。
【００１２】たとえば、図３（Ｂ）に示すように、第３
行目の第３列目のビットが１から０に変化したとする。
この場合、３行目の合計は奇数であるからこの行に誤り
がなければ検査ビットは１となっていなければならな
い。しかし、検査ビットは０となっているので、この行
のいずれかのビットが誤っていることになる。また、第
３列目の合計は奇数であるからこの列に誤りがなければ
検査ビットは１となっていなければならない。しかし、
検査ビットは０となっているので、この列のいずれかの
ビットが誤っていることになる。この結果、３行目およ
び３列目の交点のビットが誤っていることが検出され
る。したがって、このビットを０から１に反転させるこ
とによって誤りが訂正される。
行目の第３列目のビットが１から０に変化したとする。
この場合、３行目の合計は奇数であるからこの行に誤り
がなければ検査ビットは１となっていなければならな
い。しかし、検査ビットは０となっているので、この行
のいずれかのビットが誤っていることになる。また、第
３列目の合計は奇数であるからこの列に誤りがなければ
検査ビットは１となっていなければならない。しかし、
検査ビットは０となっているので、この列のいずれかの
ビットが誤っていることになる。この結果、３行目およ
び３列目の交点のビットが誤っていることが検出され
る。したがって、このビットを０から１に反転させるこ
とによって誤りが訂正される。
【００１３】
【発明が解決しようとする課題】上記の従来の半導体記
憶装置においては、データの読出時にはそのデータが誤
り訂正回路９を通り、データの書込時にはそのデータが
検査ビット発生回路８を通るので、アクセス時間やサイ
クル時間が増加するという問題点があった。
憶装置においては、データの読出時にはそのデータが誤
り訂正回路９を通り、データの書込時にはそのデータが
検査ビット発生回路８を通るので、アクセス時間やサイ
クル時間が増加するという問題点があった。
【００１４】なお、第１のメモリセルアレイに加え、高
速にアクセス可能な第２のメモリセルアレイを備えた半
導体記憶装置が、米国特許ＮＯ．４，５７７，２９３に
示されている。しかし、この半導体記憶装置において
は、データに誤りが生じた場合にそれを訂正することが
できないという問題点がある。
速にアクセス可能な第２のメモリセルアレイを備えた半
導体記憶装置が、米国特許ＮＯ．４，５７７，２９３に
示されている。しかし、この半導体記憶装置において
は、データに誤りが生じた場合にそれを訂正することが
できないという問題点がある。
【００１５】この発明の主たる目的は、アクセス時間が
短くしかも信頼性の高い半導体記憶装置を提供すること
である。
短くしかも信頼性の高い半導体記憶装置を提供すること
である。
【００１６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数行および複数列に配列された複数のメモ
リセルからなり、かつ複数のブロックに分割された第１
の記憶手段と、複数行および複数列に配列された複数の
メモリセルからなり、かつ前記第１の記憶手段より高速
に動作できる第２の記憶手段と、前記第１の記憶手段に
蓄えられていたデータを用いて演算する手段と、前記第
１の記憶手段と前記データを演算する手段との間で複数
のデータを一括転送できる第１の内部データバスと、前
記データを演算する手段と前記第２の記憶手段との間で
複数のデータを一括転送できる第２の内部データバス
と、前記第１の記憶手段に対しデータを読み書きするた
めの第１の入出力端子と、前記第２の記憶手段に接続さ
れ、当該第２の記憶手段に直接アクセスするための専用
の第２の入出力端子とを備え、それにより、前記第２の
記憶手段に対する外部からのまたは外部へのアクセスは
前記第２の入出力端子を通じてのみ行なわれることを特
徴とする。
憶装置は、複数行および複数列に配列された複数のメモ
リセルからなり、かつ複数のブロックに分割された第１
の記憶手段と、複数行および複数列に配列された複数の
メモリセルからなり、かつ前記第１の記憶手段より高速
に動作できる第２の記憶手段と、前記第１の記憶手段に
蓄えられていたデータを用いて演算する手段と、前記第
１の記憶手段と前記データを演算する手段との間で複数
のデータを一括転送できる第１の内部データバスと、前
記データを演算する手段と前記第２の記憶手段との間で
複数のデータを一括転送できる第２の内部データバス
と、前記第１の記憶手段に対しデータを読み書きするた
めの第１の入出力端子と、前記第２の記憶手段に接続さ
れ、当該第２の記憶手段に直接アクセスするための専用
の第２の入出力端子とを備え、それにより、前記第２の
記憶手段に対する外部からのまたは外部へのアクセスは
前記第２の入出力端子を通じてのみ行なわれることを特
徴とする。
【００１７】
【作用】この発明に係る半導体記憶装置においては、第
１の記憶手段に記憶されているデータのうち、アクセス
される頻度の高いデータが、第１の記憶手段よりも高速
にアクセス可能な第２の記憶手段に記憶されるので、通
常は第２の記憶手段にアクセスするようにメモリシステ
ムを構成することにより、平均的なアクセス時間を短縮
することができる。特に、第２の記憶手段に対する外部
からのまたは外部へのアクセスが直接第２の入出力端子
を通じて行なうことができるのでより速いデータのアク
セスが可能となる。
１の記憶手段に記憶されているデータのうち、アクセス
される頻度の高いデータが、第１の記憶手段よりも高速
にアクセス可能な第２の記憶手段に記憶されるので、通
常は第２の記憶手段にアクセスするようにメモリシステ
ムを構成することにより、平均的なアクセス時間を短縮
することができる。特に、第２の記憶手段に対する外部
からのまたは外部へのアクセスが直接第２の入出力端子
を通じて行なうことができるのでより速いデータのアク
セスが可能となる。
【００１８】
【実施例】以下、この発明の実施例を図面を用いて説明
する。
する。
【００１９】図１は、この発明の一実施例による誤り訂
正回路内蔵の半導体記憶装置の構成を示すブロック図で
ある。
正回路内蔵の半導体記憶装置の構成を示すブロック図で
ある。
【００２０】図１において、第１のメモリセルアレイ２
１は、複数行および複数列に配列された複数のメモリセ
ルからなる。この第１のメモリセルアレイ２１は複数の
ブロックに分割されており、各ブロックは複数列のメモ
リセルからなる。図１に示される第１のメモリセルアレ
イ２１は４つのブロックＢ１〜Ｂ４に分割されており、
各ブロックＢ１〜Ｂ４は（ｍ＋ｋ）列のメモリセルから
なる。ｍビットの情報ビットとｋビットの検査ビットと
からなる（ｍ＋ｋ）ビットのデータが１ワードのデータ
として第１のメモリセルアレイ２１の各ブロックの各行
に記憶される。この第１のメモリセルアレイ２１は、た
とえばダイナミック・ランダム・アクセス・メモリ（ダ
イナミックＲＡＭ）からなる。
１は、複数行および複数列に配列された複数のメモリセ
ルからなる。この第１のメモリセルアレイ２１は複数の
ブロックに分割されており、各ブロックは複数列のメモ
リセルからなる。図１に示される第１のメモリセルアレ
イ２１は４つのブロックＢ１〜Ｂ４に分割されており、
各ブロックＢ１〜Ｂ４は（ｍ＋ｋ）列のメモリセルから
なる。ｍビットの情報ビットとｋビットの検査ビットと
からなる（ｍ＋ｋ）ビットのデータが１ワードのデータ
として第１のメモリセルアレイ２１の各ブロックの各行
に記憶される。この第１のメモリセルアレイ２１は、た
とえばダイナミック・ランダム・アクセス・メモリ（ダ
イナミックＲＡＭ）からなる。
【００２１】この第１のメモリセルアレイ２１には、行
アドレス信号ＲＡ１に応じて第１のメモリセルアレイ２
１の１行を選択する行デコーダ２２、ブロック選択信号
ＢＫ１に応じて第１のメモリセルアレイ２１の１つのブ
ロックを選択するブロックデコーダ２３、および選択さ
れたメモリセルのデータを検出および増幅するセンスア
ンプ４５が設けられている。第１のアドレスバッファ２
４は、第１のアドレス入力端子４１に与えられる第１の
アドレス信号Ａ１のうち一部を行アドレス信号ＲＡ１と
して行デコーダ２２に与え、他の一部をブロック選択信
号ＢＫ１としてブロックデコーダ２３に与え、残りをビ
ット選択信号ＢＩ１として後述する１／ｍデコーダ２８
に与えるものである。
アドレス信号ＲＡ１に応じて第１のメモリセルアレイ２
１の１行を選択する行デコーダ２２、ブロック選択信号
ＢＫ１に応じて第１のメモリセルアレイ２１の１つのブ
ロックを選択するブロックデコーダ２３、および選択さ
れたメモリセルのデータを検出および増幅するセンスア
ンプ４５が設けられている。第１のアドレスバッファ２
４は、第１のアドレス入力端子４１に与えられる第１の
アドレス信号Ａ１のうち一部を行アドレス信号ＲＡ１と
して行デコーダ２２に与え、他の一部をブロック選択信
号ＢＫ１としてブロックデコーダ２３に与え、残りをビ
ット選択信号ＢＩ１として後述する１／ｍデコーダ２８
に与えるものである。
【００２２】一方、第２のメモリセルアレイ３１は、複
数行および複数列に配列された複数のメモリセルからな
る。この第２のメモリセルアレイ３１は、第１のメモリ
セルアレイ２１より小容量でかつ高速にアクセス可能な
ものであり、たとえば、スタティック・ランダム・アク
セス・メモリ（スタティックＲＡＭ）からなる。この第
２のメモリセルアレイ３１は複数のブロックに分割され
ており、各ブロックは複数列のメモリセルからなる。図
１に示される第２のメモリセルアレイ３１は４つのブロ
ックｂ１〜ｂ４に分割されており、各ブロックｂ１〜ｂ
４はｍ列のメモリセルからなる。第２のメモリセルアレ
イ３１の各ブロックの各行には、第１のメモリセルアレ
イ２１に記憶されている複数のデータのうちアクセスさ
れる頻度の高いデータの情報ビットが記憶される。
数行および複数列に配列された複数のメモリセルからな
る。この第２のメモリセルアレイ３１は、第１のメモリ
セルアレイ２１より小容量でかつ高速にアクセス可能な
ものであり、たとえば、スタティック・ランダム・アク
セス・メモリ（スタティックＲＡＭ）からなる。この第
２のメモリセルアレイ３１は複数のブロックに分割され
ており、各ブロックは複数列のメモリセルからなる。図
１に示される第２のメモリセルアレイ３１は４つのブロ
ックｂ１〜ｂ４に分割されており、各ブロックｂ１〜ｂ
４はｍ列のメモリセルからなる。第２のメモリセルアレ
イ３１の各ブロックの各行には、第１のメモリセルアレ
イ２１に記憶されている複数のデータのうちアクセスさ
れる頻度の高いデータの情報ビットが記憶される。
【００２３】この第２のメモリセルアレイ３１には、行
アドレス信号ＲＡ２に応じて第２のメモリセルアレイ３
１の１行を選択する行デコーダ３２および列アドレス信
号ＣＡ２に応じて第２のメモリセルアレイ３１の１列を
選択する列デコーダ３３が設けられている。また、この
第２のメモリセルアレイ３１には、ブロック選択信号Ｂ
Ｋ２に応じて各ブロック単位でのデータ転送を行なうブ
ロック転送ゲート３４が設けられている。
アドレス信号ＲＡ２に応じて第２のメモリセルアレイ３
１の１行を選択する行デコーダ３２および列アドレス信
号ＣＡ２に応じて第２のメモリセルアレイ３１の１列を
選択する列デコーダ３３が設けられている。また、この
第２のメモリセルアレイ３１には、ブロック選択信号Ｂ
Ｋ２に応じて各ブロック単位でのデータ転送を行なうブ
ロック転送ゲート３４が設けられている。
【００２４】第２のアドレスバッファ３５は、第２のア
ドレス入力端子４２に与えられる第２のアドレス信号Ａ
２のうち一部を行アドレス信号ＲＡ２として行デコーダ
３２に与え、他の一部を列アドレス信号ＣＡ２として列
デコーダ３３に与え、また列アドレス信号ＣＡ２の一部
をブロック選択信号ＢＫ２としてブロック転送ゲート３
４に与えるものである。
ドレス入力端子４２に与えられる第２のアドレス信号Ａ
２のうち一部を行アドレス信号ＲＡ２として行デコーダ
３２に与え、他の一部を列アドレス信号ＣＡ２として列
デコーダ３３に与え、また列アドレス信号ＣＡ２の一部
をブロック選択信号ＢＫ２としてブロック転送ゲート３
４に与えるものである。
【００２５】第１のメモリセルアレイ２１と第２のメモ
リセルアレイ３１との間には、検査ビット発生回路２
５、誤り訂正回路２６、およびレジスタ２７が接続され
ている。検査ビット発生回路２５は、ｍビットの情報ビ
ットの誤りを検出および訂正するためのｋビットの検査
ビットを生成するものである。誤り訂正回路２６は、検
査ビットに基づいて情報ビットの誤りを検出し、誤りが
ある場合にはその誤りを訂正するものである。レジスタ
２７には１ワードのデータが一時的に記憶される。１／
ｍデコーダ２８は、第１のアドレスバッファ２４から与
えられるビット選択信号ＢＩ１に応じてｍビットの情報
ビットのうち１ビットを選択して第１のデータ入出力端
子４３に導出するかあるいは第１のデータ入出力端子４
３に与えられる１ビットのデータをビット選択信号ＢＩ
１に応じてレジスタ２７のいずれか１ビットに与えるも
のである。この半導体記憶装置においては、上記の回路
が同一チップの上に形成されている。
リセルアレイ３１との間には、検査ビット発生回路２
５、誤り訂正回路２６、およびレジスタ２７が接続され
ている。検査ビット発生回路２５は、ｍビットの情報ビ
ットの誤りを検出および訂正するためのｋビットの検査
ビットを生成するものである。誤り訂正回路２６は、検
査ビットに基づいて情報ビットの誤りを検出し、誤りが
ある場合にはその誤りを訂正するものである。レジスタ
２７には１ワードのデータが一時的に記憶される。１／
ｍデコーダ２８は、第１のアドレスバッファ２４から与
えられるビット選択信号ＢＩ１に応じてｍビットの情報
ビットのうち１ビットを選択して第１のデータ入出力端
子４３に導出するかあるいは第１のデータ入出力端子４
３に与えられる１ビットのデータをビット選択信号ＢＩ
１に応じてレジスタ２７のいずれか１ビットに与えるも
のである。この半導体記憶装置においては、上記の回路
が同一チップの上に形成されている。
【００２６】第１のアドレス入力端子４１および第２の
アドレス入力端子４２には、たとえばキャッシュコント
ローラ４０によりそれぞれ第１のアドレス信号Ａ１およ
び第２のアドレス信号Ａ２が与えられる。
アドレス入力端子４２には、たとえばキャッシュコント
ローラ４０によりそれぞれ第１のアドレス信号Ａ１およ
び第２のアドレス信号Ａ２が与えられる。
【００２７】次に、この誤り訂正回路内蔵の半導体記憶
装置の動作を説明する。第２のメモリセルアレイ３１に
は、アクセスされる頻度の高いデータが、第１のメモリ
セルアレイ２１から転送されて記憶されている。この実
施例においては、第２のメモリセルアレイ３１はキャッ
シュメモリとして用いられる。
装置の動作を説明する。第２のメモリセルアレイ３１に
は、アクセスされる頻度の高いデータが、第１のメモリ
セルアレイ２１から転送されて記憶されている。この実
施例においては、第２のメモリセルアレイ３１はキャッ
シュメモリとして用いられる。
【００２８】キャッシュコントローラ４０は、第１のメ
モリセルアレイ２１の１つのメモリセルにアクセスしよ
うとする場合、そのメモリセルに記憶されているデータ
が第２のメモリセルアレイ３１にも記憶されているとき
には（キャッシュヒットと呼ぶ）、第２のメモリセルア
レイ３１のメモリセルにアクセスし、第２のメモリセル
アレイ３１に記憶されていないときには（キャッシュミ
スと呼ぶ）、第１のメモリセルアレイ２１のメモリセル
にアクセスする。
モリセルアレイ２１の１つのメモリセルにアクセスしよ
うとする場合、そのメモリセルに記憶されているデータ
が第２のメモリセルアレイ３１にも記憶されているとき
には（キャッシュヒットと呼ぶ）、第２のメモリセルア
レイ３１のメモリセルにアクセスし、第２のメモリセル
アレイ３１に記憶されていないときには（キャッシュミ
スと呼ぶ）、第１のメモリセルアレイ２１のメモリセル
にアクセスする。
【００２９】読出動作においてキャッシュヒットの場合
には、キャッシュコントローラ４０は第２のメモリセル
アレイ３１に対してアクセスを行なう。この場合、行デ
コーダ３２および列デコーダ３３は、それぞれ行アドレ
ス信号ＲＡ２および列アドレス信号ＣＡ２に応じてメモ
リセルアレイ３１のメモリセルを選択する。そして、そ
の選択されたメモリセルから１ビットの情報が第２のデ
ータ入出力端子４４に導出される。この場合のアクセス
時間は、第２のメモリセルアレイ３１のアクセス時間ｔ
A2に等しい。
には、キャッシュコントローラ４０は第２のメモリセル
アレイ３１に対してアクセスを行なう。この場合、行デ
コーダ３２および列デコーダ３３は、それぞれ行アドレ
ス信号ＲＡ２および列アドレス信号ＣＡ２に応じてメモ
リセルアレイ３１のメモリセルを選択する。そして、そ
の選択されたメモリセルから１ビットの情報が第２のデ
ータ入出力端子４４に導出される。この場合のアクセス
時間は、第２のメモリセルアレイ３１のアクセス時間ｔ
A2に等しい。
【００３０】読出動作においてキャッシュミスの場合に
は、キャッシュコントローラ４０は第１のメモリセルア
レイ２１に対してアクセスを行なう。この場合、行デコ
ーダ２２およびブロックデコーダ２３は、それぞれ行ア
ドレス信号ＲＡ１およびブロック選択信号ＢＫ１に応じ
て第１のメモリセルアレイ２１の１つのブロックの１行
を選択し、そこに記憶されている１ワードのデータを誤
り訂正回路２６に転送する。誤り訂正回路２６は、１ワ
ードのデータに含まれるｋビットの検査ビットに基づい
てｍビットの情報ビットの誤りの有無を検出し、情報ビ
ットに誤りがある場合には、その誤りを訂正し、１／ｍ
デコーダ２８に転送すると同時に、その１ワードのデー
タのうちｍビットの情報ビットを第２のメモリセルアレ
イ３１に転送する。１／ｍデコーダ２８は、ビット選択
信号ＢＩ１に応じてｍビットの情報ビットのうち１ビッ
トを選択し、第１のデータ入出力端子４３に導出する。
誤り訂正回路２６から第２のメモリセルアレイ３１に転
送されたｍビットの情報ビットは、行デコーダ３２およ
びブロック転送ゲート３４により選択されたブロックの
１行に記憶される。この場合のアクセス時間は、第１の
メモリセルアレイ２１のアクセス時間ｔA1と誤り訂正に
要する時間ｔECC との合計となる。
は、キャッシュコントローラ４０は第１のメモリセルア
レイ２１に対してアクセスを行なう。この場合、行デコ
ーダ２２およびブロックデコーダ２３は、それぞれ行ア
ドレス信号ＲＡ１およびブロック選択信号ＢＫ１に応じ
て第１のメモリセルアレイ２１の１つのブロックの１行
を選択し、そこに記憶されている１ワードのデータを誤
り訂正回路２６に転送する。誤り訂正回路２６は、１ワ
ードのデータに含まれるｋビットの検査ビットに基づい
てｍビットの情報ビットの誤りの有無を検出し、情報ビ
ットに誤りがある場合には、その誤りを訂正し、１／ｍ
デコーダ２８に転送すると同時に、その１ワードのデー
タのうちｍビットの情報ビットを第２のメモリセルアレ
イ３１に転送する。１／ｍデコーダ２８は、ビット選択
信号ＢＩ１に応じてｍビットの情報ビットのうち１ビッ
トを選択し、第１のデータ入出力端子４３に導出する。
誤り訂正回路２６から第２のメモリセルアレイ３１に転
送されたｍビットの情報ビットは、行デコーダ３２およ
びブロック転送ゲート３４により選択されたブロックの
１行に記憶される。この場合のアクセス時間は、第１の
メモリセルアレイ２１のアクセス時間ｔA1と誤り訂正に
要する時間ｔECC との合計となる。
【００３１】書込動作においてキャッシュヒットの場合
には、行デコーダ３２および列デコーダ３３が第２のメ
モリセルアレイ３１のメモリセルを選択する。そして、
その選択されたメモリセルに記憶されている１ビットの
データが第２の入出力端子４４に与えられたデータによ
って書換えられる。同時に、第１のデータ入出力端子４
３を介して１／ｍデコーダ２８に１ビットのデータが与
えられる。第１のメモリセルアレイ２１において行デコ
ーダ２２およびブロックデコーダ２３により選択された
１ワードのデータがレジスタ２７に読出される。１／ｍ
デコーダ２８はビット選択信号ＢＩ１に応じてレジスタ
２７に記憶されているデータの情報ビットの１ビットを
新しいデータにより書換え、ｍビットの情報ビットを検
査ビット発生回路２５に転送するとともに第１のメモリ
セルアレイ２１に転送する。検査ビット発生回路２５
は、ｍビットの情報ビットに基づいてｋビットの新たな
検査ビットを生成し、第１のメモリセルアレイ２１の対
応する情報ビットと同じブロックの同じ行に書込む。
には、行デコーダ３２および列デコーダ３３が第２のメ
モリセルアレイ３１のメモリセルを選択する。そして、
その選択されたメモリセルに記憶されている１ビットの
データが第２の入出力端子４４に与えられたデータによ
って書換えられる。同時に、第１のデータ入出力端子４
３を介して１／ｍデコーダ２８に１ビットのデータが与
えられる。第１のメモリセルアレイ２１において行デコ
ーダ２２およびブロックデコーダ２３により選択された
１ワードのデータがレジスタ２７に読出される。１／ｍ
デコーダ２８はビット選択信号ＢＩ１に応じてレジスタ
２７に記憶されているデータの情報ビットの１ビットを
新しいデータにより書換え、ｍビットの情報ビットを検
査ビット発生回路２５に転送するとともに第１のメモリ
セルアレイ２１に転送する。検査ビット発生回路２５
は、ｍビットの情報ビットに基づいてｋビットの新たな
検査ビットを生成し、第１のメモリセルアレイ２１の対
応する情報ビットと同じブロックの同じ行に書込む。
【００３２】書込動作においてキャッシュミスの場合に
は、新たな情報ビットが第１のメモリセルアレイ２１に
のみ書込まれる以外は、キャッシュヒットの場合と同様
である。書込時のアクティブな時間は、キャッシュヒッ
トおよびキャッシュミスにかかわらず、ｔA1＋ｔECC と
なる。
は、新たな情報ビットが第１のメモリセルアレイ２１に
のみ書込まれる以外は、キャッシュヒットの場合と同様
である。書込時のアクティブな時間は、キャッシュヒッ
トおよびキャッシュミスにかかわらず、ｔA1＋ｔECC と
なる。
【００３３】次に、たとえば、第１のメモリセルアレイ
２１としてアクセス時間ｔA1が１００ｎｓｅｃでサイク
ル時間ｔC1が２００ｎｓｅｃであるダイナミックＲＡＭ
を使用し、第２のメモリセルアレイ３１としてアクセス
時間ｔA2およびサイクル時間ｔC2が共に３０ｎｓｅｃで
あるスタティックＲＡＭを使用し、誤り訂正に要する時
間ｔECC が２０ｎｓｅｃである場合を考える。ここで、
サイクル時間ｔC1はアクセス時間ｔA1とプリチャージ時
間ｔP との合計である。
２１としてアクセス時間ｔA1が１００ｎｓｅｃでサイク
ル時間ｔC1が２００ｎｓｅｃであるダイナミックＲＡＭ
を使用し、第２のメモリセルアレイ３１としてアクセス
時間ｔA2およびサイクル時間ｔC2が共に３０ｎｓｅｃで
あるスタティックＲＡＭを使用し、誤り訂正に要する時
間ｔECC が２０ｎｓｅｃである場合を考える。ここで、
サイクル時間ｔC1はアクセス時間ｔA1とプリチャージ時
間ｔP との合計である。
【００３４】ダイナミックＲＡＭの容量とスタティック
ＲＡＭの容量を最適に選択すれば、キャッシュヒット率
は、システムの構成やプログラムによっては９０％以上
を得ることができる。
ＲＡＭの容量を最適に選択すれば、キャッシュヒット率
は、システムの構成やプログラムによっては９０％以上
を得ることができる。
【００３５】また、読出と書込の比率は一般に３対１程
度と言われ、キャッシュヒット率を９０％とした場合の
平均サイクル時間＜ｔC ＞は次式のようになる。
度と言われ、キャッシュヒット率を９０％とした場合の
平均サイクル時間＜ｔC ＞は次式のようになる。
【００３６】 ＜ｔC ＞ ＝０．９×２／３×ｔC2＋（０．１＋０．９×１／３）×（ｔC1＋ｔECC ） ＝０．６×３０＋０．４×２２０ ＝１８＋８８＝１０６［ｎｓｅｃ］ したがって、この半導体記憶装置の平均サイクル時間＜
ｔC ＞は、サイクル時間が２００ｎｓｅｃのダイナミッ
クＲＡＭよりも４７％高速となる。
ｔC ＞は、サイクル時間が２００ｎｓｅｃのダイナミッ
クＲＡＭよりも４７％高速となる。
【００３７】なお、上記実施例では、読出動作において
キャッシュミスの場合、情報が第１のデータ入出力端子
４３から出力され同時に第２のメモリセルアレイ３１に
転送されるようになっているが、情報が第２のメモリセ
ルアレイ３１に転送されその後第２のデータ入出力端子
４４から出力されるようにしてもよい。この場合には、
情報の転送時に誤り訂正回路２６により誤りの検出だけ
が行なわれ訂正が行なわれないようにすると、より高速
なアクセス時間が得られることになる。
キャッシュミスの場合、情報が第１のデータ入出力端子
４３から出力され同時に第２のメモリセルアレイ３１に
転送されるようになっているが、情報が第２のメモリセ
ルアレイ３１に転送されその後第２のデータ入出力端子
４４から出力されるようにしてもよい。この場合には、
情報の転送時に誤り訂正回路２６により誤りの検出だけ
が行なわれ訂正が行なわれないようにすると、より高速
なアクセス時間が得られることになる。
【００３８】また、第１のメモリセルアレイ２１として
ダイナミックＲＡＭを用いた場合、センスアンプ４５に
よるリフレッシュ時にも誤り訂正回路２６により誤りの
訂正が行なわれるようにすると、より高い信頼性が得ら
れることになる。
ダイナミックＲＡＭを用いた場合、センスアンプ４５に
よるリフレッシュ時にも誤り訂正回路２６により誤りの
訂正が行なわれるようにすると、より高い信頼性が得ら
れることになる。
【００３９】
【発明の効果】以上のようにこの発明によれば、アクセ
ス頻度の高い複数ビット単位の情報を第１の記憶手段か
ら、高速にアクセス可能な第２の記憶手段に転送してお
くことができ、さらに、第２の記憶手段に対して、外部
からのまたは外部へのアクセスが直接第２の入出力端子
を通じてのみ行なうことができるのでより一層高速の半
導体記憶装置が得られる。
ス頻度の高い複数ビット単位の情報を第１の記憶手段か
ら、高速にアクセス可能な第２の記憶手段に転送してお
くことができ、さらに、第２の記憶手段に対して、外部
からのまたは外部へのアクセスが直接第２の入出力端子
を通じてのみ行なうことができるのでより一層高速の半
導体記憶装置が得られる。
【図１】 この発明の一実施例による誤り訂正回路内蔵
半導体記憶装置の構成を示すブロック図である。
半導体記憶装置の構成を示すブロック図である。
【図２】 従来の誤り訂正回路内蔵半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】 検査ビットの生成方法および誤り訂正方法の
原理を説明するための図であり、（Ａ）は情報ビットに
誤りがない場合、（Ｂ）は情報ビットに誤りがある場合
を示している。
原理を説明するための図であり、（Ａ）は情報ビットに
誤りがない場合、（Ｂ）は情報ビットに誤りがある場合
を示している。
２１ 第１のメモリセルアレイ、２２ 行デコーダ、２
３ ブロックデコーダ、２４ 第１のアドレスバッフ
ァ、２５ 検査ビット発生回路、２６ 誤り訂正回路、
２７ レジスタ、２８ １／ｍデコーダ、３１ 第２の
メモリセルアレイ、３２ 行デコーダ、３３ 列デコー
ダ、３４ ブロック転送ゲート、３５ 第２のアドレス
バッファ、４０ キャッシュコントローラ、４１ 第１
のアドレス入力端子、４２ 第２のアドレス入力端子、
４３ 第１のデータ入出力端子、４４ 第２のデータ入
出力端子、４５ センスアンプ。
３ ブロックデコーダ、２４ 第１のアドレスバッフ
ァ、２５ 検査ビット発生回路、２６ 誤り訂正回路、
２７ レジスタ、２８ １／ｍデコーダ、３１ 第２の
メモリセルアレイ、３２ 行デコーダ、３３ 列デコー
ダ、３４ ブロック転送ゲート、３５ 第２のアドレス
バッファ、４０ キャッシュコントローラ、４１ 第１
のアドレス入力端子、４２ 第２のアドレス入力端子、
４３ 第１のデータ入出力端子、４４ 第２のデータ入
出力端子、４５ センスアンプ。
フロントページの続き (56)参考文献 特開 平１−128298（ＪＰ，Ａ) 特開 昭57−189398（ＪＰ，Ａ) 特開 昭57−71596（ＪＰ，Ａ) 特開 昭58−70500（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 複数行および複数列に配列された複数の
メモリセルからなり、かつ複数のブロックに分割された
第１の記憶手段と、 複数行および複数列に配列された複数のメモリセルから
なり、かつ前記第１の記憶手段より高速に動作できる第
２の記憶手段と、 前記第１の記憶手段に蓄えられていたデータを用いて演
算する手段と、 前記第１の記憶手段と前記データを演算する手段との間
で複数のデータを一括転送できる第１の内部データバス
と、 前記データを演算する手段と前記第２の記憶手段との間
で複数のデータを一括転送できる第２の内部データバス
と、 前記第１の記憶手段に対しデータを読み書きするための
第１の入出力端子と、 前記第２の記憶手段に接続され、当該第２の記憶手段に
直接アクセスするための専用の第２の入出力端子とを備
え、それにより、前記第２の記憶手段に対する外部から
のまたは外部へのアクセスは前記第２の入出力端子を通
じてのみ行なわれることを特徴とする、半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285050A JP2627491B2 (ja) | 1994-11-18 | 1994-11-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285050A JP2627491B2 (ja) | 1994-11-18 | 1994-11-18 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287992A Division JPH0821238B2 (ja) | 1987-11-12 | 1987-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169297A JPH07169297A (ja) | 1995-07-04 |
| JP2627491B2 true JP2627491B2 (ja) | 1997-07-09 |
Family
ID=17686523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6285050A Expired - Lifetime JP2627491B2 (ja) | 1994-11-18 | 1994-11-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2627491B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| JPS57189398A (en) * | 1981-05-14 | 1982-11-20 | Fujitsu Ltd | Control system for memory system |
| JPS5870500A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | 半導体記憶回路 |
| JPH0821238B2 (ja) * | 1987-11-12 | 1996-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
-
1994
- 1994-11-18 JP JP6285050A patent/JP2627491B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169297A (ja) | 1995-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970121 |
|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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