JPH081617B2 - メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置 - Google Patents

メモリフォルトマッピング装置、検出エラーのマッピング方法及びマルチパスメモリフォルトマッピング装置

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JPH081617B2
JPH081617B2 JP3293686A JP29368691A JPH081617B2 JP H081617 B2 JPH081617 B2 JP H081617B2 JP 3293686 A JP3293686 A JP 3293686A JP 29368691 A JP29368691 A JP 29368691A JP H081617 B2 JPH081617 B2 JP H081617B2
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  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は全体としてメモリフォル
トマッピングの分野に関し、殊にオンライン中における
フォルトマッピングメモリの装置及び方法に関する。
【０００２】
【従来の技術】コンピュータシステムは、データを保持
するために伝統的に幾つかの異なるタイプの記憶装置を
使用している。理想的な記憶装置はデータの高速書込み
及び読取りを行い、記憶されるデータの単位あたりのコ
ストは低く、データを確実に記憶する。以下単にメモリ
と称する半導体電子メモリは、高速アクセスの特性を有
するが、データ単位あたりのコストが高いので、提供可
能なメモリ量が制限される。また、電力が除去されると
記憶データが失われるので、メモリは揮発性である。磁
気ディスク及び光ディスクは、それよりもずっと大きな
記憶容量を低コストで提供することができる。メモリと
異なって磁気ディスク及び光ディスクは、電力が存在せ
ずともデータが保存されるので不揮発性である。然しな
がら、磁気ディスク及び光ディスク上に記憶されたデー
タに対するアクセスは、メモリと比べてずっと遅い。磁
気テープメモリによって、より高容量のメモリを更に低
コストで提供できるが、そのアクセス速度は更に緩慢で
ある。
【０００３】コンピュータが動作する速度を増加させる
ことは全てのコンピュータ新世代の主要な駆動力であ
り、データへアクセスする又はデータを記憶する時間
は、その速度を判断する上での主要な要素となってい
る。それ故、今日のコンピュータにおいて提供されるメ
モリ量を増加するための要求が不断に存在している。よ
り大きな量のメモリを使用すると、多数の構成要素が必
要となり、構成要素の故障の確率も必然的に大きくなる
ので、発生するエラー数もまた増大することになる。信
頼性に対する要求は、正確さのためにメモリの内容をチ
ェックすると共に発見された故障メモリを取替える機構
が設けられることを必要とする。
【０００４】メモリ内におけるエラーを検出し訂正する
技法の一つが、「メモリバンド幅を増大しアクセス・ペ
ナルティを減少させるエラー訂正技法（Error Correcti
on Technique Which Increases Memory Bandwidth and
Reduces Access Penalties）」（ＩＢＭテクニカル・デ
ィスクロージャ・ブリテイン、第３１巻、第３号、１９
８８年８月、１４６〜１４９頁）に記述されている。こ
の技法は余分のメモリバンクを使用し、同一のデータが
各メモリバンク内に記憶されるようになっている。余分
のメモリは、エラーをすこぶる迅速に訂正できるという
利点を備えている。然しながら、２倍の量のメモリが必
要になるために、メモリコストが高くなる。従って、こ
の技法はメモリ要求が相対的に小さく速度の優先度が非
常に高い用途に限られている。
【０００５】メモリの信頼性を向上させるより安価で一
般的な解決法は、エラーチェック及び訂正（Error Chec
king and Correcting 、ＥＣＣ）回路を使用することで
ある。ＥＣＣの場合には１つのデータワード内の単一の
ビットエラーが検出及び訂正可能である（単一ビットエ
ラー訂正（Single bit Error Correction 、ＳＥＣ）と
しても知られている）。これは、ソフトエラーが生ずる
ようなダイナミック・ランダム・アクセス・メモリー
（ＤＲＡＭ）において特に有用である。ソフトエラーと
は、ＤＲＡＭの物理的な構造によるエラーではなく、メ
モリチップをランダムにヒットするアルファ粒子や、読
取り／書込み動作中の過度のノイズ条件などによるエラ
ーである。データワード毎に１ビット以上のエラーが存
在する場合には、検出と訂正は相当複雑になる。エラー
を気づかせるためにダブルエラー検出（ＤＥＤ）が提供
されているが、訂正に対する試みは行われていない。ダ
ブルエラー訂正は、そのようにするための追加的な要求
は相当なものであるが、提供することができよう。
【０００６】訂正するには法外に高くつくダブルエラー
の可能性を低くするためにメモリアレイ内にエラーを分
散させる方法は、米国特許第４、４８８、２９８号に記
述されている。メモリアレイ用に作成されたエラーマッ
プに基づいて異なるメモリの列を選択的に並べ換えて、
２個もしくはそれ以上の欠陥ビットの位置合わせを防止
することによって、メモリアレイにおいて分散化が達成
される。エラーマップはオフラインで作成され、各メモ
リは概知データによってテストされる。エラーマップを
作成する時間は、メモリ量が増加するにつれて比例的に
増加する。非常に大きいメモリアレイはマッピングし分
散させるために何時間も要する恐れがある。
【０００７】存在するエラーのタイプを判断するための
フォルトマッピングは、メモリ（オフライン）内に概知
のデータを記憶して順次データを逆読みしてそれを概知
の書込みデータと比較することによって達成することが
できる。エラーはカウントされ、エラーの数と位置に基
づいて、エラーのタイプは単一ビット、ビットライン又
はワードラインに判断される。この方法は米国特許第
４、４５６、９９５号に開示されている。生成されたフ
ォルトマップに基づいて、ビットは、上記米国特許第
４、４８８、２９８号に記述されているように分散させ
ることができる。典型的には、まずコンピュータの電源
が入れられると、メモリは一度に一行（オフライン）テ
ストされ、各行は合格するとオペレーティングシステム
へ与えられ、コンピュータにより使用される。コンピュ
ータ内に組込まれるメモリ量が拡大しつづけるにつれて
この方法はますます望ましくなくなっている。というの
も、テスト時間が法外に長いものになり、訂正不可能な
エラー発生の確率は時間と共に増大しつづけるからであ
る。
【０００８】一つの改善策が、米国特許第４、４７９、
２１４（’２１４）号に記述されているようなエラーの
オンラインマッピングによって実現されている（同特許
は参考用に本文に組込んでいる）。’２１４号特許に記
述のシステムは、上記のシステム及び方法よりもずっと
高速に動作する。然しながら、その場合、速度の増加は
ハードウェアを増加することによって行われている。例
えば、７２ビットワードを有するメモリシステムに対し
ては７３個のカウンタが必要である。即ち、それぞれの
ビット列に対する１つのカウンタと、アクセスに対する
エラーの比を判断するためにメモリアクセス数を追跡す
るもう一つのカウンタとが必要となる。更に、’２１４
号特許に記述のシステムは、メモリシステムの一区画に
対して一度に一つのフォルトマップを作成する。ＥＣＣ
によって訂正不可能な故障が発見された場合には、メモ
リサブシステムは再び仕切られる（分散される）。この
反応的アプローチはテスト速度を向上させるが、相当量
のハードウェアを要し、将来、即ち予防的な方法で、取
替えを要するメモリを識別することはできない。
【０００９】かくして最小量のハードウェアを使用しな
がら故障しそうなメモリをオンラインで識別可能なフォ
ルトマッピング装置が必要とされている。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、改良されたメモリ用オンライン・フォルトマッピン
グ装置を提供することである。
【００１１】本発明のもう一つの目的は、取替える必要
のあるメモリの順向表示を提供するメモリ用オンライン
・フォルトマッピング装置を提供することである。
【００１２】更に、本発明の目的は、少量のハードウェ
アしか必要としないメモリ用オンライン・フォルトマッ
ピング装置を提供することである。
【００１３】本発明の目的は更に、メモリ部分の独立マ
ップを作成することによってマッピング機能を提供する
メモリ用のオンライン・フォルトマッピング装置を提供
することである。
【００１４】
【課題を解決するための手段】本発明の以上の目的なら
びにその他の目的は、複数メモリチップの各々によって
生成されるエラーのカウントを提供するメモリフォルト
マッピング装置によって達成される。検出回路は、オン
ライン処理中に複数のメモリチップからランダムにアク
セスされたデータをチェックして、アクセスされたデー
タ内に存在する各エラーの表示を提供する。エラーメモ
リは検出回路へ接続され、各メモリについて現在検出さ
れたエラー数のカウントを記憶する。各メモリのカウン
トは所定の位置に記憶される。エラーメモリと検出回路
とへ接続されたカウント回路は、エラーメモリから現在
アクセスされたメモリのカウントを受取り、もし検出回
路がエラーが存在することを表示すると、カウンタはカ
ウントをインクリメントする。インクリメントされたカ
ウントは、エラーメモリのその所定の位置へ書戻され
る。その結果、一回の読取処理中にアクセスされるビッ
ト数にかかわりなく、ただ一個のカウンタだけしか必要
でない。
【００１５】本発明の上記その他の目的、特徴、および
利点は図面に示すような本発明の実施例の詳細な説明か
ら明らかとなろう。
【００１６】
【実施例】図１は、ブロック図形のメモリフォルトマッ
ピング装置１０を示す。メモリフォルトマッピング装置
１０は、オンライン処理中にコンピュータシステム内で
アクセスされる各メモリチップ内で発生するエラー数を
追跡する。本発明は、それぞれが複数の４メガビットメ
モリ３を有する２つのメモリカード１及び２を使用して
示されている。通常はずっと大きな量のメモリがマッピ
ングされるが、図解を簡単にするために少量のメモリを
示す。メモリ行がアクセスされる度に、データのエラー
がチェックされ、エラーが発見されると、そのエラーを
発生したメモリが判断され、そのメモリのエラーのカウ
ントが保存される。任意のメモリのカウントが所定値に
達すると、その治癒行動が取られる。
【００１７】デコーダ５及びデコーダ７は複数のメモリ
３へ接続され、デコーダ５及び７はそれぞれ、複数のメ
モリ３の１つのメモリ行を選択するためのアドレス信号
（行セレクト）を受信する。メモリの更に進んだ選択
は、デコーダ６へ入力されたカードセレクトアドレスか
らカード１又は２の一つを選択するデコーダ６によって
行われる。デコーディングステップの結果、カード１及
び２から複数のメモリ３の中の７個のメモリが、読取又
は書込み処理のために選択される。読取り処理中には、
７個のデータビットが利用可能となり、そのうち、１ビ
ットは複数メモリ３の選択されたメモリの各々からのも
のであり、７ビットＥＣＣワード（エラーチェックおよ
び訂正）を形成する。通常はより大きなＥＣＣワードを
有する、例えば、７２ビットＥＣＣワードが一般的なの
で、７ビットＥＣＣワードは一例として提供したものに
すぎない。７ビットのうちの３つはチェックビットを表
わし、残りの４ビットはデータを表わす。
【００１８】ＳＥＣ／ＤＥＤシンドローム発生器８（シ
ングルエラー訂正／ダブルエラー検出）は、バス１６に
よってチェックビットバッファ９に接続され、３つのチ
ェックビットを受取る。チェックビットバッファ９は、
７ビットＥＣＣワードの３つのＭＳＢ（最上位ビット）
を構成する複数のメモリ３へ接続される。非ゼロシンド
ロームは、シングルビットエラーが検出され且つ自動的
に訂正されたか、又は訂正不可能なダブルエラーが検出
されたことを表わす。訂正されたシングルビットエラー
は、データバッファ１１に接続されデータバッファ１１
からの出力としてデータビットを担うデータバス１８上
に現われる。ＳＥＣ／ＤＥＤシンドローム発生器８は、
列アドレス信号を形成する３個の信号Ｓ１、Ｓ２、Ｓ３
より構成された３ビットシンドロームを出力し、エラー
が検出された一つの列を複数のメモリ３から識別する。
エラー信号もまたＳＥＣ／ＤＥＤシンドローム発生器８
によって提供され、エラーが検出された表示を単に提供
する。例えば、”ハイ（high）”エラー信号はエラーを
表わし、”ロー（low ）”エラー信号はエラーの欠如を
表わす。
【００１９】エラーメモリ１３は，複数メモリ３の各メ
モリ内で検出されたエラー数を記憶する高速ＳＲＡＭ
（スタティック・ランダム・アクセスメモリ）である。
エラーメモリ１３は、同時的読取り／書込み能力を備
え、複数メモリ３の速度の２倍の速度で動作することが
できる。複数メモリ３の各々のメモリについては、エラ
ーメモリ１３内に対応するメモリ位置が存在し、かかる
各メモリのフォルト状態をマッピングする。従って、エ
ラーメモリ１３は、２８×２４のメモリアレイ（それぞ
れ２４ビット長を有する２８ワードより構成される）を
含んでいる。エラーメモリ１３は、論理上２つのアレイ
１４と１９に分割される。その場合、アレイ１９は２８
ワード×１３ビットで、アレイ１４は２８ワード×１１
ビットである。複数メモリ３の各々について、アレイ１
９はエラーカウントを記憶し、アレイ１４は状態ワード
を記憶する。それぞれのエラーワードと状態ワードは組
合わさって、対応するメモリに対するフォルト状態を形
成する。またエラーメモリ１３は、ＳＥＣ／ＤＥＤシン
ドローム発生器８へ接続されたデコーダ１２を含む。デ
コーダ１２は、フォルト出力を有する複数メモリ３の中
の１つのメモリのアドレスと同一の１アドレスを受取
る。デコーダ１２に対するアドレスは、行セレクト、カ
ードセレクト、および３ビットシンドロームを含む。
【００２０】カウンタ１５は、エラーメモリ１３とＳＥ
Ｃ／ＤＥＤシンドローム発生器８の双方へ接続されてい
る。Ｌビットを有するバス１７は、アレイ１９をカウン
タ１５へ接続する。但し、Ｌはエラーカウント中のビッ
ト数である。メモリフォルトマッピングシステム１０に
おいて、エラーカウントは１３ビットから構成されてい
るので、Ｌは１３に等しくなろう。もしそれより大きい
か小さいエラーカウントが望ましい場合には、Ｌの値
は、カウンタがエラーカウントを受取ることを可能にす
るその数を反映することになろう。カウンタ１５は、現
在アドレスされた複数メモリ３の中のメモリのエラーカ
ウント（エラーメモリ１３中のアドレスされたワードの
最初の１３ビット）をバス１７を介して受取る。ＳＥＣ
／ＤＥＤシンドローム発生器８からカウンタ１５へエラ
ー信号が提供され、エラーカウントをインクリメントす
べきか否かをカウンタに指令する。エラーカウント（イ
ンクリメントされたものであれ否であれ）は、バス１７
を介してエラーメモリ１３へ利用可能となり、その内部
に書込まれる。カウンタ１５はキャリーアウト（ＣＯ）
信号、キャリーアウト・マイナー（ＣＯマイナー）信号
および故障信号をエラーメモリ１３へ提供する。これら
の信号は現在アドレスされたフォルト状態の状態ワード
を更新するが、その詳細は以下に詳説する。
【００２１】動作方法 メモリフォルトマッピング装置１０は、通常のコンピュ
ータ処理中、即ちオンラインで動作する。その結果、コ
ンピュータの初期始動時に、メモリをテストするために
長い待機時間が必要とされない。コンピュータが複数の
メモリ３にアクセスするとき、行セレクトアドレスとカ
ードセレクトアドレスとが、デコーダ５、６及び７へ、
並びにデコーダ１２を介してエラーメモリ１３へ同時に
提供される。その後、複数メモリ３からのＥＣＣワード
は、チェックビットバッファ９とデータバッファ１１へ
提供される。もしＥＣＣワード中に１ビットエラーが検
出されると、そのビットはチェックビットバッファ９と
データバッファ１１内で訂正される。ＳＥＣ／ＤＥＤシ
ンドローム発生器８は、バス１６を介してエラーの状態
又は欠如に関する情報を受取る。もしエラーが検出され
訂正されると、３ビットシンドロームはエラーがどの列
内に存在するかを反映することになろう。もしエラーが
存在しなければ、３ビットシンドロームは全ての”ゼ
ロ”を出力することによってそのように表示する。エラ
ーが検出された列を指示することによって、そのエラー
を出力する複数メモリ３の特定メモリが識別され、その
唯一のアドレスがエラーメモリ１３へ付与される。エラ
ーメモリ１３に対するアドレスは行セレクトアドレスと
カードセレクトアドレスと３ビットシンドロームとを含
む。その結果、複数メモリ３の中の一メモリが検出エラ
ーを出力する毎に、そのメモリに対応するアドレスがエ
ラーメモリ１３へ提供される。
【００２２】エラーメモリ１３は、複数メモリ３の各メ
モリに対して１つずつ、２８個のエラーカウントを記憶
する。故障メモリのアドレスはエラーメモリ１３に付与
されるので、そのメモリのエラーカウントはエラーメモ
リ１３からバス１７上及びカウンタ１５内へ出力され
る。初めに述べたように、エラー信号は、エラーが検出
されたことをカウンタ１５へ指示するために”ハイ（hi
gh）”となろう。カウンタ１５はかくして、その内部に
含まれるエラーカウントをインクリメントして、エラー
を生成したメモリについて検出されたエラーの現在の数
を反映することになろう。エラーメモリ１３は複数メモ
リ３の速度の少なくとも２倍の速度で動作するので、イ
ンクリメントされたエラーカウントは、現在アドレスが
除去される前にエラーメモリ１３へ書戻される。複数メ
モリ３からのデータの読取りは１サイクルで完了するの
で、エラーカウントの読取り、インクリメント、及びエ
ラーカウントの書戻しもまた１サイクルで達成される。
もしエラーが発見されなかったら、エラーメモリ１３に
対して無効アドレスが提供され、その内部の内容は変化
しないままにとどまる。有限時間の後、エラーメモリ１
３内の各位置は、メモリフォルトマッピングシステム１
０における全ての読取り処理に対して訂正された単一ビ
ットエラーの数を含む。
【００２３】ダブルエラーの発生は、ＳＥＣ／ＤＥＤシ
ンドローム発生器８によって検出されるが、かかるエラ
ーはエラー信号によっては表示されず、従ってカウント
されない。その代わり、メモリフォルトマッピングシス
テム１０は、修理が必要であることを指示する等の他の
適当な行動をとるか、又はアドレスされたメモリ位置が
今後使用されないことを確かめることができよう。その
他の代替的な設計によって、ダブルエラーの論理和をと
って故障ビットの一つをカウントする回路を構成するこ
ともできよう。更にもう一つの設計によって、ダブルエ
ラー訂正回路及び／又はトリプルエラー検出の使用を具
体化することもできよう。
【００２４】図２は、エラーメモリ１３内に記憶された
フォルト状態のフォーマットを示す。複数メモリ３の各
メモリのエラーカウントは、エラーメモリ１３内の２８
個の各メモリ位置の最初の１３ビットに記憶される。カ
ード１、行１、列１（１、１、１）のチップロケーショ
ン（ＣＨＩＰＬＯＣ）におけるメモリのエラーカウント
は、比較的小数のエラーが検出されたものが描かれてい
る。エラーカウントのビット１３は、内部に記憶された
エラー数の２進表示の最下位ビット（ＬＳＢ）を表わ
し、ビット１はＭＳＢである。チップロケーション１、
１、１におけるメモリについてエラーが検出される毎
に、このエラーカウントはカウンタ１５内へロードさ
れ、インクリメントされ、同じエラーメモリ位置へ書戻
される。エラーカウントが種々の所定しきい値に達する
と、メモリチップ故障の兆候が表示される。これらの疑
わしいメモリチップ故障は、エラーメモリ１３のビット
１４〜２４内に含まれる状態ワードによって表わされ
る。
【００２５】状態ワードは３ビットフィールド１４、１
５、１６を含み、相当するエラーカウントに基づいてチ
ップキル、ラインキル、セルキルがそれぞれ疑われるか
否かを表示する。対応するエラーカウントがエラーメモ
リ１３へ書戻されるときに、チップ、ラインおよびセル
キルビットがセットされる。エラーカウントが所定のし
きい値に達すると、カウンタ１５は、そのエラーカウン
トの所定ビットについてオーバーフロービットがセット
されたことを判断する。チップ、ラインおよびセルキル
ビットは、カウンタ１５によってエラーメモリ１３に供
給されるＣＯマイナー、ＣＯおよび故障信号によってセ
ットされる。これは、図２によって例示される。チップ
ロケーション１、１、１のエラーカウントは、ＭＳＢと
して１へセットされたビット１０を示すので、これによ
ってセルキルビットがセットされる。チップロケーショ
ン１、１、２のエラーカウントは、ビット３がＭＳＢで
あるとしてセットされていることを示すことによってよ
り大きいエラー数を表示するので、ラインキルビットを
セットする。同様にして、チップロケーション１、２、
７のエラーカウントは、ビット１がセットされているこ
とを示すので、チップキルビットがセットされる。
【００２６】もしメモリのセルキルビットがセットされ
ていると、そのエラーはソフトエラーによるものではな
く、そのメモリが欠陥セルを有するものであることが想
定される。もし１メモリについてより高い所定エラーし
きい値が検出されラインキルビットがセットされていれ
ば、ライン故障が疑わしい。同様にして、もしチップキ
ルビットをセットするために必要なエラーの更に高い所
定しきい値に達すれば、メモリアレイモジュールの欠陥
が疑わしい。複数メモリ３はランダムにアクセスされる
ため、チップ、ライン、又はセルキルの表示のみが兆候
を示す。かかる故障の確認は、例えば疑わしい欠陥を有
するメモリについて順次読出しを実行することによって
行う。その結果、将来故障する虞れが高い、もしくは現
在欠陥のあるメモリチップを、複数メモリ３の全てのメ
モリをテストせずとも発見することが可能である。この
ことによって、突然の故障によって不便を蒙らずにもっ
と便利な時間にコンピュータを修理に廻すことができる
ようになる。
【００２７】状態ワードは、将来の使用のために保存さ
れる２ビット１７と１８を含む。ビット１９は、例えば
ダブルエラー検出によって検出される訂正不能エラー
（Uncorrectable Errors、ＵＥ）を指示するために使用
される。状態ワードのビット２０、２１、２２は、エラ
ーメモリ１３自体（即ちアレイ１９内）の内容をパリテ
ィチェックするものである。更に２つのビット２３、２
４が存在し、同ビットは複数メモリ３の欠陥メモリを取
替えるためにスペアメモリが使用されたかどうかを示す
ために使用される。状態ワードは、数ビットフィールド
のみをモニタすることによって、複数メモリ３の状態を
迅速に要約することができる。また状態ワードは、それ
らを将来の参照のために保守ディスク上へコピーするこ
とによって履歴レコードを提供する。エラーメモリ１３
へリセット信号が供給されることによって、内部タイマ
（図示せず）又はサービス要求が故障状態を時々リセッ
トできるようになっている。
【００２８】本発明の代替例 メモリフォルトマッピング装置１０は、複数メモリ３の
検出された１ビットエラーの全てがオンライン処理中に
エラーメモリ１３内にマッピングされる点でシングルパ
スシステムである。これは簡単であるという利点がある
が、非常に大きなメモリシステムでは、大型のエラーメ
モリ１３が必要になるという点で不利な点が存在する。
例えばメモリフォルトマッピング装置１０では、複数メ
モリ３は僅かに２８個のメモリから成るので、エラーメ
モリ１３は２８ワードのアレイから成るのみである。然
しながら、各カードが８行を有し、各行が７２ビットを
有するような２つのカード１及び２から成る複数メモリ
は、７２×８×２ワード、即ち１１５２ワードを有する
エラーメモリ１３を要することになろう。
【００２９】図３は、マルチパスのメモリエラーマッピ
ング方法を使用するメモリフォルトマッピング装置２０
のブロック線図である。図３では、図１と同様な構造を
表わすために同様の番号を使用している。メモリフォル
トマッピング装置２０はメモリフォルトマッピング装置
１０と類似しているが、以下に提示する相違を有する。
エラーメモリ１３はそれぞれ８ワード×２４ビットのア
レイを要するにすぎない。図２に示すようなその内部に
含まれるフォルト状態のフォーマットは同一のままであ
る。３ビットシンドローム出力（Ｓ１、Ｓ２、およびＳ
３）は最早エラーメモリ１３へは接続されないが、代わ
りに第１パスデコーダ２１と第２パスデコーダ２４へ接
続される。第１パスデコーダ２１は、エラーメモリ１３
のデコーダ１２へ接続された２つの出力、即ちグループ
１（Ｇ１）及びグループ２（Ｇ２）を有する。第２パス
デコーダ２４は４つのマスクされた出力、ＭＡ１〜ＭＡ
４を有し、その各々は、複数メモリ３からの列Ｃ１〜Ｃ
３又はＣ４〜Ｃ７の一つを表わすと共にエラーメモリ２
３へ接続される。エラーメモリ２３はそれぞれ２４ビッ
トの４ワードを有するアレイで、論理上２つのアレイ２
９と２５へ分割される。上記アレイ２９は４×１３のア
レイで、エラーカウントを記憶し、アレイ２５は４×１
１のアレイで、各々がアレイ２９内のエラーカウントに
対応する状態ワードを記憶する。カウンタ１５はバス１
７によってエラーメモリ２３へ接続され、カウンタ１５
は更に、ＣＯ、ＣＯマイナ及び故障の信号をそれに対し
て提供する。リセット信号もまたエラーメモリ２３へ接
続される。
【００３０】メモリフォルトマッピング装置２０は、故
障が疑われるメモリのエラーをマッピングするために２
つの別個のステップを要する点で２パスエラーマッピン
グシステムである。第１パスの間、エラーは所定メモリ
群についてマッピングされることによって、任意の単一
メモリに帰されるエラーは知られないようになってい
る。もしマッピングされた任意のメモリ群について所定
のエラーしきい値が達せられると、第２のマッピングパ
スが開始される。メモリマッピングの第２パスの間、そ
のグループ内に含まれる複数メモリの各メモリが個々に
マッピングされることによって、故障の疑いのあるメモ
リは何れもその時隔離され識別できるようになってい
る。
【００３１】２パス方法を使用するメモリフォルトマッ
ピング装置２０の動作を、簡単化のために使用する非常
に小さい複数メモリ３のエラーをマッピングすることに
よって説明する。本発明を使用して非常に大型のメモリ
アレイをマッピングすることが望ましいことが判る。ま
ず複数メモリ３は、列Ｃ１〜Ｃ３を構成するメモリから
成るＧ１と、列Ｃ４〜Ｃ７を構成するメモリから成るＧ
２との２群に分割される。これらの群は、それらがカー
ド１又は２上にあるかどうか、更に、どの行にメモリが
位置するかどうかによって、更に４つのサブグループに
分割される。８個のサブグループの全体は、第１パス中
のフォルトマッピングについて形成される。一例とし
て、カード１上の上部行にＣ１〜Ｃ３（Ｇ１）を形成す
るメモリのサブグループは３個のメモリＡ１〜Ａ３であ
り、カード２上の下部行にＣ４〜Ｃ７（Ｇ２）を形成す
るメモリのサブグループはメモリＤ４〜Ｄ７である。従
って、エラーメモリ１３は、メモリの各サブグループへ
１つのエラーカウントを供給するために８ワードを有す
る。
【００３２】通常のオンライン処理中に、複数のメモリ
３はランダムにアクセスされる。もし複数メモリ３の一
つから単一エラーが検出され訂正されると、そのエラー
は８個のサブグループの一つのサブグループエラーとし
てカウントされる。例えば、もし単一エラーが列Ｃ１〜
Ｃ３の一つに由来する場合には、Ｇ１信号は”ハイ（hi
gh）”であろう。同様に、もし単一エラーが列Ｃ４〜Ｃ
７の一つに由来する場合には、Ｇ２信号は”ハイ（hig
h）”であろう。行セレクト信号及びカードセレクト信
号は、エラーをそのエラーが由来するサブグループに狭
める。その結果、どのメモリがその故障を発生したかを
知ることはできず、サブグループ内のメモリの一つが故
障を発生したことを知ることができるだけである。かく
して、エラーメモリ１３は、Ｇ１、Ｇ２、行セレクト及
びカードセレクトによって規定されるようなサブグルー
プアドレスに従ってアドレス指定されることになろう。
エラーカウントをインクリメントする方法は上記と同一
である。即ち、エラーメモリ１３からのエラーカウント
は、カウンタ１５内へロードされ、１だけインクリメン
トされ、複数メモリ３の一回のアクセス時間内にエラー
メモリ１３内へ書き戻される。
【００３３】図４（Ａ）は、第１パスデコーダ２１のよ
り詳細な論理図である。第１パスデコーダ２１は、それ
に接続されたパス１信号によって使用可能にされる。第
１パスデコーダ２１は、７−１のデコーダであり、ここ
では、ＳＥＣ／ＤＥＤシンドローム発生器８から３ビッ
トシンドロームＳ１〜Ｓ３が受取られ、デコード（復号
化）されることによって、７つの第１パス出力ＦＰ１〜
ＦＰ７のうちのせいぜい一つだけが”ハイ（high）”と
なる（ＦＰ１〜ＦＰ７は複数メモリ３からのＣ１〜Ｃ７
出力上のエラーを表わす）。もしメモリＡ１からエラー
が発見されると、ＦＰ１が”ハイ（high）”になり、メ
モリＡ３からエラーが発見されると、ＦＰ３が”ハイ
（high）”となろう。出力ＦＰ１〜ＦＰ３はドット”論
理和”でＧ１を形成し、出力ＦＰ４〜ＦＰ７はドット”
論理和”でＧ２を形成する。かくして、Ａ１〜Ａ３より
構成されるメモリのサブグループのエラーカウントは、
そのサブグループのエラーの全カウントであって、その
サブグループ内の各個メモリのエラーカウントを判断す
るためには、第２のパスが必要である。
【００３４】第２パスは、８個のメモリサブグループの
うちの一つに対する任意の一つのエラーカウントが所定
しきい値に達して故障メモリが疑われた時に開始され
る。故障メモリの存在は第１パスの判断に基づいて予測
されるので、第２パスのテストはオフラインで行われ、
識別されたサブグループ内の疑われた故障メモリからデ
ータを順次書込み読出す。オフラインテストはより時間
のかかるものであるが、ごく小数のメモリしかテストさ
れず、正確なテストが行われるため、依然として利点が
ある。第２パスデコーダ２４はそれに接続されたパス２
信号によって使用可能にされる。パス１信号及びパス２
信号は互いに排他的なので、第２パスデコーダ２４が使
用可能にされたとき、第１パスデコーダ２１は使用禁止
となる。フォルトマッピングの第２パス中、疑われたサ
ブグループのエラーのみがカウントされる。これらのエ
ラーカウントはエラーメモリ２３内に記憶され、カウン
タ１５は、エラーメモリ１３中に記憶されたエラーカウ
ントについて実行されると同一の方法で必要なインクリ
メントを行なう。
【００３５】図４（Ｂ）は、パス２信号と３ビットシン
ドローム（Ｓ１〜Ｓ３）を受取るために７−１のデコー
ダ３１を有する第２パスデコーダ２４を示す。デコーダ
３１は、第２パステスト中に列Ｃ１〜Ｃ７のうちの何れ
の列がそこに故障を検出されたかを示す第２パス信号Ｓ
Ｐ１〜ＳＰ７を出力する。更に、現在テスト中のメモリ
のサブグループ内にないメモリからシングルエラーをマ
スクアウトするために、７ビットマスクレジスタ３９が
設けられる。もし疑われた故障サブグループがＧ１にあ
るとすると（即ち、Ｃ１〜Ｃ３からカウントされた故
障）、マスクレジスタビットＭＢ１〜ＭＢ３は”１”に
セットされ、マスクレジスタビットＭＢ４〜ＭＢ７は”
ゼロ”となろう。逆に、もし疑われた故障サブグループ
がＧ２にあると（即ちＣ４〜Ｃ７からカウントされた故
障）、マスクレジスタビットＭＢ１〜ＭＢ３は”ゼロ”
となり、マスクレジスタビットＭＢ４〜ＭＢ７は”１”
にセットされることになろう。
【００３６】アンドゲート３２〜３８は、マスクレジス
タ３９と関連して動作し、現在はテストされていないメ
モリ群（Ｇ１又はＧ２）からの故障を無視する。アンド
ゲート３２〜３８はそれぞれ信号ＳＰ１〜ＳＰ７に接続
される入力を有する。同様にして、アンドゲート３２〜
３８はそれぞれ信号ＭＢ１〜ＭＢ７に接続される第２の
入力を有する。アンドゲート３２〜３５の出力はそれぞ
れマスク出力信号ＭＡ１〜ＭＡ４を供給し、アンドゲー
ト３６〜３８の出力はそれぞれマスク出力ＭＡ１〜ＭＡ
３にドット”論理和”演算される。
【００３７】マスクされた出力信号ＭＡ１〜ＭＡ４は、
エラーメモリ２３のアドレス入力である。エラーメモリ
２３は４ワードのＭＡ１〜ＭＡ４しか有しないから、そ
れぞれは１ワードを表わし、それ以上のデコーディング
は不要である。いったん第２パステストについてメモリ
群が同定されると、マスクビットレジスタ３９の適当な
マスクビットが設定されることになろう。もし、例え
ば、メモリＤ４〜Ｄ７（即ちＧ２）のうちの一つにエラ
ーが疑われると、マスクビットＭＢ４〜ＭＢ７がセット
され、マスクビットＭＢ１〜ＭＢ３はリセットされるこ
とになろう。このことによって、アンドゲート３２〜３
４の出力は常にゼロもしくは不活動であり、アンドゲー
ト３５〜３８がマスクされた出力ＭＡ１〜ＭＡ４を制御
することが保証される。メモリＤ４〜Ｄ７がテスト中
に、列Ｃ４〜Ｃ７上に発生するエラーは何れもデコーダ
３１によってデコード（復号化）され、それに対応する
第２パス信号ＳＰ４〜ＳＰ７はハイになる。もしＤ７が
特定サイクル上で故障すれば、ＳＰ７は”ハイ”にな
り、ＳＰ７は次にＭＢ７と”論理積”がとられると、Ｍ
Ａ４は”ハイ”になる。かくして、ＭＡ４によりアドレ
ス指定されたエラーメモリ２３内に記憶されたエラーカ
ウントは、バス１７を介してカウンタ１５へ読取られ、
インクリメントされて、ＭＡ４によりアドレス指定され
た同じ位置へ書戻されることになろう。
【００３８】第２パステストが完了すると、エラーメモ
リ２３の内容は、テストされたグループ内の各メモリに
対するエラーカウントを含む。またエラーメモリ２３
は、各エラーカウントに対する状態ワードを含み、テス
ト結果を迅速に提示する。もしメモリＤ４〜Ｄ７の任意
の一メモリが余りに多くのエラーを発生した場合には、
そのメモリは故障と判断され、その後、必要な訂正行動
が取られる。エラーメモリ２３はリセット信号を受取
り、次のテストサイクルのためにリセットされる。フォ
ルトマッピング装置２０を８群に分割された複数メモリ
３を有するものとして説明したが、それ以上のグループ
に分割することも可能である。そうした事態はより大型
のメモリアレイの場合に好都合であろう。
【００３９】２つのカード上でカード毎に４行のメモリ
のある７２ビットを有するワードから構成されるメモリ
アレイは、１パスシステムにおいて１１５２ワードメモ
リを要するか、あるいはその代わりに２パスシステムに
おいて９ワードメモリと８ワードメモリを要することに
なろう。第１パス及び第２パスのワード数は、設計者に
利用可能なハードウェア資源に従って調節することがで
きる。７２×８×２メモリアレイの場合２パスシステム
に必要とされるデコーダ論理は、メモリフォルトマッピ
ング装置２０において説明したものと同様である。図５
（Ａ）は、ワード内の７２ビット（即ち、列Ｃ１〜Ｃ７
２）の各々を復号化するために７ビットシンドローム信
号（Ｓ１〜Ｓ７）を要するデコーダ４１を示す。かかる
一例では、デコーダ４１の出力は９つの８ビット群にグ
ループ分けされ、その際８ビットの各々はドット”論理
和”をとられる。それ故、第１パス結果を記憶するため
には９ビットエラーメモリが必要となろう。図５（Ｂ）
は、アンド論理アレイ５２（図４（Ｂ）のアンドゲート
３２〜３８と同一の機能を果たす）へ接続されたデコー
ダ５１を含む第２パス論理を示す。デコーダ５１はま
た、７２ビットデコーディングの一つについて７ビット
シンドローム信号を受取る。７２マスクビットを有する
マスクレジスタ５３は、必要なマスキング信号をアンド
論理アレイ５２へ提供する。アンド論理アレイ５２はＭ
Ａ１〜ＭＡ８の８個の出力を有し、その際、各出力は各
サブグループの８個のメモリのうちの一つを表わす。そ
の結果、第２パステストに必要な記憶装置を提供するた
めに、８ワードのメモリで十分である。
【００４０】以上、本発明を特殊例について説明した
が、当業者には本発明の精神、範囲、思想から逸脱せず
に他の種々の変更を施こすことができることが理解でき
よう。例えば、エラーメモリ１３と２３はスタティック
ランダムアクセスメモリ（ＳＲＡＭ）として描いている
が、同様にして不揮発性メモリを使用することも望まし
いかもしれない。更に、エラーメモリのサイズを更に小
さくするために３パスを使用してテストを実行すること
も可能である。
【００４１】
【発明の効果】本発明のフォルトマッピング装置は、上
記のように構成されているので、最小量のハードウェア
を使用しながら故障しそうなメモリをオンラインで識別
可能である。
【図面の簡単な説明】
【図１】本発明によるメモリ用フォルトマッピング装置
の第１実施例のブロック図である。
【図２】本発明によるエラーメモリに記憶されるような
エラーカウント・フォーマットの表である。
【図３】２パスマッピング方法を使用するメモリ用フォ
ルトマッピング装置の第２実施例のブロック図である。
【図４】（Ａ）は、第１パスデコーダ回路の論理図であ
る。 （Ｂ）は、第２パスデコーダ回路の論理図である。
【図５】（Ａ）は、７２ビットワードを有するメモリア
レイ用の第１パスデコーダ回路の論理図である。 （Ｂ）は、７２ビットワードを有するメモリアレイ用の
第２パスデコーダ回路の論理図である。
【符号の説明】
１、２ メモリカード ３ 複数メモリ ５、６、７ デコーダ ８ ＳＥＣ／ＤＥＤシンドローム発生器 ９ チェックビットバッファ １０ メモリフォルトマッピング装置 １１ データバッファ １２ デコーダ １３ エラーメモリ １５ カウンタ ２０ ２パスメモリフォルトマッピング装置 ２１ 第１パスデコーダ ２３ エラーメモリ ２４ 第２パスデコーダ

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリチップからランダムにアク
    セスされるデータをモニタするメモリフォルトマッピン
    グ装置であって、前記複数のメモリチップは行列形態に
    配列されて少なくとも１つの行セレクトアドレスにより
    アドレス指定され、前記メモリフォルトマッピング装置
    は、 複数のメモリチップに接続される検出手段であって、前
    記複数のメモリチップからアクセスされたデータをチェ
    ックし、アクセスされたデータ内にエラーが検出される
    場合にエラー表示とエラーシンドロームとを与え、エラ
    ーシンドロームはエラーが検出された列を示す、検出手
    段と、 前記検出手段に接続され、エラーシンドロームと行セレ
    クトアドレスとによりアドレス指定されることが可能な
    エラーメモリであって、前記複数のメモリチップの各メ
    モリチップにより発生された検出エラーのカウントを、
    前記エラーメモリの予め定められた対応する位置に保存
    する、エラーメモリと、 前記エラーメモリと前記検出手段とに接続されるカウン
    ト手段であって、前記エラーメモリの前記予め定められ
    た位置の内の選択された１つからエラーカウントを受信
    し、前記検出手段によりエラー表示が与えられる場合に
    エラーカウントをインクリメントし、インクリメントさ
    れたエラーカウントを前記エラーメモリの前記予め定め
    られた位置の内の前記選択された１つへ書き直す、カウ
    ント手段と、 を備える、メモリフォルトマッピング装置。
  2. 【請求項２】 前記検出手段は、単一ビットエラーが検
    出され訂正される場合にエラーシンドロームを与えるＳ
    ＥＣ／ＤＥＤシンドローム発生器である、請求項１に記
    載のメモリフォルトマッピング装置。
  3. 【請求項３】 前記カウント手段は単一のカウンタを備
    える、請求項１に記載のメモリフォルトマッピング装
    置。
  4. 【請求項４】 単一のデータアクセスサイクル内で、前
    記エラーメモリの前記予め定められた位置の内の前記選
    択された１つへエラーカウントがアクセスされ、インク
    リメントされ、書き直される、請求項１に記載のメモリ
    フォルトマッピング装置。
  5. 【請求項５】 前記エラーメモリは論理的に２つのアレ
    イに分割され、第１のアレイは前記複数のメモリチップ
    の各メモリチップにより発生された検出エラーのカウン
    トを保存し、第２のアレイは各エラーカウントに関連す
    る状態ワードを保存する、請求項１に記載のメモリフォ
    ルトマッピング装置。
  6. 【請求項６】 各エラーカウントおよび対応する状態ワ
    ードは、複数のメモリチップの内の１つのメモリチップ
    に対応するアドレスを有するフォルト状態を形成する、
    請求項５に記載のメモリフォルトマッピング装置。
  7. 【請求項７】 前記カウント手段が予め定められた第
    １、第２、および第３のスレショルドに達する場合、状
    態ワードはそれに対応してセルキル、ラインキル、およ
    びチップキル表示を前記カウント手段から受信する、請
    求項６に記載のメモリフォルトマッピング装置。
  8. 【請求項８】 前記カウント手段は、 前記検出手段の出力に接続されてエラー表示を受信する
    第１の入力と、 前記エラーメモリの出力に接続されて前記予め定められ
    た位置の内の前記選択された１つからエラーカウントを
    受信する第２の入力と、 前記エラーメモリの入力に接続されて前記予め定められ
    た位置の内の前記選択された１つへインクリメントされ
    たエラーカウントを与える出力と、 を備える、請求項１に記載のメモリフォルトマッピング
    装置。
  9. 【請求項９】 複数のメモリチップから検出エラーをマ
    ッピングする方法であって、 ａ）エラーメモリの予め定められた位置で複数のエラー
    カウントをゼロにリセットするステップであって、行列
    形態に構成された対応する複数のメモリチップに対して
    エラーが検出されていないことをゼロは示す、リセット
    ステップと、 ｂ）前記複数のメモリチップをランダムにアクセスして
    そこからデータを読み取るステップと、 ｃ）複数のメモリチップから読み取られたデータをチェ
    ックして各ランダムアクセス期間中のエラーを検出する
    ステップと、 ｄ）単一ビットエラーが検出される場合、 検出された単一ビットエラーを訂正し、検出エラーの存
    在とその位置との表示 を与え、 複数のメモリチップの内の、単一ビットエラーを発生し
    たメモリチップである第１のメモリチップに対応する第
    １のエラーカウントをエラーメモリの予め定められた位
    置から読み取り、 第１のエラーカウントをインクリメントし、 インクリメントされたエラーカウントをエラーメモリの
    予め定められた位置へ書き戻す、ステップと、 ｅ）複数のエラーカウントの内の１つのエラーカウント
    が予め定められたスレショルドに達するかまたはその他
    の予め定められたイベントが発生するまで、ステップ
    ｂ）からｄ）を繰り返すステップと、 を含む、検出エラーのマッピング方法。
  10. 【請求項１０】 第１のエラーカウントを読み取るステ
    ップは、エラーメモリへのアドレスを与えるステップを
    さらに含み、該アドレスはエラーを発生しているメモリ
    チップである第１のメモリチップが位置する行および列
    を示す、請求項９に記載の検出エラーのマッピング方
    法。
  11. 【請求項１１】 各エラーカウントに対する状態ワード
    を与えるステップをさらに含み、該状態ワードは、予め
    定められたスレショルドにいつ達したかまたは他の予め
    定められたイベントがいつ発生したかを示す、請求項１
    ０に記載の検出エラーのマッピング方法。
  12. 【請求項１２】 ステップａ）からｄ）は、単一のデー
    タアクセスサイクル内で発生する、請求項９に記載の検
    出エラーのマッピング方法。
  13. 【請求項１３】 前記読み取り、インクリメント、およ
    び書込みステップは、複数のメモリチップ全てに対する
    単一のカウンタにおいて発生する、請求項９に記載の検
    出エラーのマッピング方法。
  14. 【請求項１４】 複数のメモリチップからランダムにア
    クセスされるデータをモニタするマルチパスメモリフォ
    ルトマッピング装置であって、前記複数のメモリチップ
    は行列形態に配列されて少なくとも１つの行セレクトア
    ドレスによりアドレス指定され、また前記複数のメモリ
    チップは論理的に複数のグループに分割され、さらに各
    グループは論理的に複数のサブグループに分割され、前
    記フォ ルトマッピング装置は複数のメモリチップにより
    発生されるエラーのカウントを与える装置であって、 複数のメモリチップに接続される検出手段であって、前
    記複数のメモリチップからアクセスされたデータをチェ
    ックしてエラーを検出し、アクセスされたデータ内にエ
    ラーが検出される場合にエラー表示とエラーシンドロー
    ムとを与える、検出手段と、 前記検出手段に接続される第１のパスデコーダ手段であ
    って、エラーシンドロームを受信し、フォルトマッピン
    グの第１のパス中でエラーが検出されたグループである
    第１のグループを示すグループアドレスを与える、パス
    デコーダ手段と、 前記第１のパスデコーダ手段に接続される第１のエラー
    メモリであって、エラーが検出される場合に前記第１の
    エラーメモリの第１の予め定められた位置がアクセスさ
    れるようサブグループアドレス信号を受信し、前記第１
    の予め定められた位置はエラーが検出されたサブグルー
    プである第１のサブグループに対応し、また前記第１の
    予め定められた位置はそこに保存された第１のエラーカ
    ウントを有する、エラーメモリと、 前記第１のエラーメモリに接続されるカウント手段であ
    って、前記第１の予め定められた位置第１のエラーカウ
    ントを受信し、第１のエラーカウントをインクリメント
    し、インクリメントされた第１のエラーカウントを前記
    第１の予め定められた位置へ戻す、カウント手段と、 前記検出手段に接続されてエラーシンドロームを受信す
    る第２のパスデコーダ手段であって、前記第１のエラー
    メモリにおける任意のエラーカウントが予め定められた
    スレショルドに達する場合に起動され、フォルトマッピ
    ングの第２のパス中でどのメモリチップが検出エラーを
    発生したかをメモリチップのサブグループから決定す
    る、パスデコーダと、 前記第２のパスデコーダ手段と前記カウント手段とに接
    続される第２のエラーメモリであって、複数のサブグル
    ープの内の１つのサブグループの各メモリチップに対す
    るエラーカウントを保存し、インクリメントのために第
    ２のエラーカウントを前記カウント手段へ与え、インク
    リメントされたエラーカウントを前記カ ウント手段から
    受信する、エラーメモリと、 を備える、マルチパスメモリフォルトマッピング装置。
  15. 【請求項１５】 検出手段は、単一ビットエラーが検出
    され訂正される場合にエラーシンドロームを与えるＳＥ
    Ｃ／ＤＥＤシンドローム発生器である、請求項１４に記
    載のマルチパスメモリフォルトマッピング装置。
  16. 【請求項１６】 単一のデータアクセスサイクル内で、
    前記第１のエラーメモリの前記第１の予め定められた位
    置へエラーカウントがアクセスされ、インクリメントさ
    れ、書き直される、請求項１４に記載のマルチパスメモ
    リフォルトマッピング装置。
  17. 【請求項１７】 第１のエラーメモリは論理的に２つの
    アレイに分割され、第１のアレイは前記複数のメモリの
    各サブグループにより発生される検出エラーである第１
    の検出エラーのカウントを保存し、第２のアレイは各第
    １の検出エラーカウントに関連する状態ワードを保存
    し、 第２のエラーメモリは論理的に２つのアレイに分割さ
    れ、第３のアレイはサブグループの内の１つにおける各
    メモリチップにより発生される検出エラーである第２の
    検出エラーのカウントを保存し、第４のアレイは各第２
    の検出エラーカウントに関連する状態ワードを保存す
    る、 請求項１４に記載のマルチパスメモリフォルトマッピン
    グ装置。
  18. 【請求項１８】 前記カウント手段が予め定められた第
    １、第２、および第３のスレショルドに達する場合、状
    態ワードはそれに対応してセルキル、ラインキル、およ
    びチップキル表示を前記カウント手段から受信する、請
    求項１７に記載のマルチパスメモリフォルトマッピング
    装置。
  19. 【請求項１９】 エラーシンドロームを複数の第２のパ
    ス信号にデコードするデコーダであって、各第２のパス
    信号は前記複数のメモリチップの１つのメモリチップ列
    に対応する、デコーダと、 メモリチップの各列に対する１つのマスクビットを与え
    るマスクビットレジスタと、 前記デコーダから第２のパス信号の内の１つを受信する
    第１の入力と、前記マスクビットレジスタからマスクビ
    ットの内の対応する１つを受信する第２の入力 とを各々
    が有する複数のアンドゲートであって、マスクされたア
    ドレスを前記第２のエラーメモリへ与える、アンドゲー
    トと、 を第２のパスデコーダ手段はさらに備える、請求項１４
    に記載のマルチパスメモリフォルトマッピング装置。
  20. 【請求項２０】 前記カウント手段は単一のカウンタを
    備える、請求項１４に記載のマルチパスメモリフォルト
    マッピング装置。
  21. 【請求項２１】 マルチパスメモリフォルトマッピング
    装置であって、 物理的にメモリカード形態および行列形態に構成され、
    論理的に複数のグループに構成され、各グループはさら
    に複数のサブグループに構成される、複数のメモリチッ
    プと、 複数のメモリチップに接続される検出手段であって、前
    記複数のメモリチップからアクセスされたデータをチェ
    ックし、アクセスされたデータにエラーが検出される場
    合にエラー表示とエラーシンドロームとを与える、検出
    手段と、 前記検出手段に接続される第１のパスデコーダ手段であ
    って、第１のイネーブル信号とエラーシンドロームとを
    受信し、フォルトマッピングの第１のパス中でエラーが
    検出されたグループである第１のグループにグループア
    ドレスを与える、パスデコーダ手段と、 前記第１のパスデコーダ手段に接続される第１のエラー
    メモリであって、エラーが検出される場合に前記第１の
    エラーメモリの第１の予め定められた位置がアクセスさ
    れるようメモリカードアドレスおよび行アドレス信号を
    受信し、前記第１の予め定められた位置はエラーが検出
    されたサブグループである第１のサブグループに対応
    し、また前記第１の予め定められた位置はそこに保存さ
    れた第１のエラーカウントを有し、前記第１のエラーメ
    モリは、複数のメモリチップの各サブグループにより発
    生されたエラーのカウントを維持する第１のメモリアレ
    イと、各エラーカウントに関連する状態ワードを維持す
    る第２のメモリアレイとを備える、エラーメモリと、 前記第１のエラーメモリに接続されるカウント手段であ
    って、前記第１の予め定められた位置から第１のエラー
    カウントを受信し、第１のエラーカウントをインクリメ
    ントし、インクリメントされた第１のエラーカウントを
    前記第１の予め 定められた位置へ戻す、カウント手段
    と、 前記検出手段に接続されて第２のイネーブル信号とエラ
    ーシンドロームとを受信する第２のパスデコーダ手段で
    あって、前記第１のエラーメモリにおけるエラーカウン
    トが予め定められたスレショルドに達する場合に起動さ
    れ、フォルトマッピングの第２のパス中でどのメモリチ
    ップが検出エラーを発生したかを複数のサブグループの
    内の１つから決定する、パスデコーダと、 前記第２のパスデコーダ手段と前記カウント手段とに接
    続される第２のエラーメモリであって、複数のサブグル
    ープの内の１つのサブグループの各メモリチップに対す
    るエラーカウントを保存し、インクリメントのために第
    ２のエラーカウントを前記カウント手段へ与え、インク
    リメントされたエラーカウントを前記カウント手段から
    受信する、エラーメモリと、 を備える、マルチパスメモリフォルトマッピング装置。
  22. 【請求項２２】 検出手段は、単一ビットエラーが検出
    され訂正される場合にエラーシンドロームを与えるＳＥ
    Ｃ／ＤＥＤシンドローム発生器である、請求項２１に記
    載のマルチパスメモリフォルトマッピング装置。
  23. 【請求項２３】 単一のデータアクセスサイクル内で、
    前記第１のエラーメモリの前記第１の予め定められた位
    置へエラーカウントがアクセスされ、インクリメントさ
    れ、書き直される、請求項２１に記載のマルチパスメモ
    リフォルトマッピング装置。
  24. 【請求項２４】 前記カウント手段が予め定められた第
    １、第２、および第３のスレショルドに達する場合、状
    態ワードはそれに対応してセルキル、ラインキル、およ
    びチップキル表示を前記カウント手段から受信する、請
    求項２３に記載のマルチパスメモリフォルトマッピング
    装置。
  25. 【請求項２５】 エラーシンドロームを複数の第２のパ
    ス信号にデコードするデコーダであって、各第２のパス
    信号は前記複数のメモリチップの１つのメモリチップ列
    に対応する、デコーダと、 メモリチップの各列に対する１つのマスクビットを与え
    るマスクビットレジスタと、 前記デコーダから第２のパス信号の内の１つを受信する
    第１の入力と、前記マ スクビットレジスタからマスクビ
    ットの内の対応する１つを受信する第２の入力とを各々
    が有する複数のアンドゲートであって、マスクされたア
    ドレスを前記第２のエラーメモリへ与える、アンドゲー
    トと、 を第２のパスデコーダ手段はさらに備える、請求項２１
    に記載のマルチパスメモリフォルトマッピング装置。
  26. 【請求項２６】 前記カウント手段は単一のカウンタを
    備える、請求項２１に記載のマルチパスメモリフォルト
    マッピング装置。
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