JPS59207098A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59207098A JPS59207098A JP58081170A JP8117083A JPS59207098A JP S59207098 A JPS59207098 A JP S59207098A JP 58081170 A JP58081170 A JP 58081170A JP 8117083 A JP8117083 A JP 8117083A JP S59207098 A JPS59207098 A JP S59207098A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- error
- level
- read
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、キャッシュメモリを備えた情報処理装置に関
する。
する。
（従来技術）
従来から、高速データ処理が必要な情報処理装置には、
一般にデータを高速に読出す目的でキャッシュメモリが
具備されている。キャッシュメモリは、主記憶装置のデ
ータの一部の写しヲ貯えた高速バッファメモリである。
一般にデータを高速に読出す目的でキャッシュメモリが
具備されている。キャッシュメモリは、主記憶装置のデ
ータの一部の写しヲ貯えた高速バッファメモリである。
キャッシュメモリを具備することにより、主記憶装置へ
のメモリアクセス時間を直接アクセスする場合に比べて
大幅に改善し、情報処理装置の性能を大幅に向上させる
と云う効果がある。
のメモリアクセス時間を直接アクセスする場合に比べて
大幅に改善し、情報処理装置の性能を大幅に向上させる
と云う効果がある。
最近、メモリ素子の集積度が高まるにつれて、キャッシ
ュメモリの容量も大きくなり、その信頼性や保守性が問
題になってきている。
ュメモリの容量も大きくなり、その信頼性や保守性が問
題になってきている。
従来、この種の情報処理装置では、キャッシュメモリか
らの読出しデータにエラーが検出された場合には、主記
憶装置には正常なデータがあるにもかかわらず、直ちに
エラーが検出されたことを保守診断装置に通知していた
。このため、エラーが検出されるとシステムダウンにな
シ、キャッシュメモリの１とットエラーによってもシス
テムのＭＴＢＦが短かぐなると云う欠点があった。
らの読出しデータにエラーが検出された場合には、主記
憶装置には正常なデータがあるにもかかわらず、直ちに
エラーが検出されたことを保守診断装置に通知していた
。このため、エラーが検出されるとシステムダウンにな
シ、キャッシュメモリの１とットエラーによってもシス
テムのＭＴＢＦが短かぐなると云う欠点があった。
（発明の目的）
本発明の目的は、複数個のレベルに対応した複数領域を
有するキャッシュメモリと、それぞれのレベルでのキャ
ッシュメモリの領域の有効性を示すための制御レジスタ
と、キャッシュメモリからのデータの読出し時には読出
されたデータのエラーを検出してエラ一時の読出しアド
レスに従って主記憶装置の内容を読出すコマンドを発生
するためのコマンド発生回路とを具備し、さらに読出し
データのエラーの回数をそれぞれのキャッシュメモリ領
域ごとにカウントするためのカウンタな備付け、カウン
タの値があらかじめ定められた値に達した時以後には、
該当するレベルのキャッシュメモリの領域を無効化する
ことにより上記欠点を解決し、キャッシュメモリの１ビ
ツトエラーによるシステムダウンを防りと共に、キャッ
シュエラーが固定的に生じた場合には該当するエラーの
レベルのキャッシュメモリ領域を自動的に切離すように
構成した情報処理装置を提供することにある。
有するキャッシュメモリと、それぞれのレベルでのキャ
ッシュメモリの領域の有効性を示すための制御レジスタ
と、キャッシュメモリからのデータの読出し時には読出
されたデータのエラーを検出してエラ一時の読出しアド
レスに従って主記憶装置の内容を読出すコマンドを発生
するためのコマンド発生回路とを具備し、さらに読出し
データのエラーの回数をそれぞれのキャッシュメモリ領
域ごとにカウントするためのカウンタな備付け、カウン
タの値があらかじめ定められた値に達した時以後には、
該当するレベルのキャッシュメモリの領域を無効化する
ことにより上記欠点を解決し、キャッシュメモリの１ビ
ツトエラーによるシステムダウンを防りと共に、キャッ
シュエラーが固定的に生じた場合には該当するエラーの
レベルのキャッシュメモリ領域を自動的に切離すように
構成した情報処理装置を提供することにある。
（発明の構成）
本発明による情報処理装置は主記憶装置、ならびに複数
のレベルに分割されていて、主記憶装置の一部の写しの
データを記憶するための複数領域を備えたキャッシュメ
モリを具備して構成したものを改良したものである。
のレベルに分割されていて、主記憶装置の一部の写しの
データを記憶するための複数領域を備えたキャッシュメ
モリを具備して構成したものを改良したものである。
本発明にお込ては、情報処理装置は上記のほかに、読出
しアドレス回路と、制御レジスタ回路と、カウンタと、
コマンド発生回路とを具備したものである。
しアドレス回路と、制御レジスタ回路と、カウンタと、
コマンド発生回路とを具備したものである。
読出しアドレス回路は、キャッシュメモリと主記憶装置
とのアドレスを保持するためのものである。制御レジス
タは、複数領域のキャッシュメモリの有効性をレベルご
とに示すためのものである。カウンタは、キャッシュメ
モリからのデータの読出し時に、読出されたデータに含
まれたエラーを検出し、エラーの回数をそれぞれのレベ
ルごとにカウントするためのものである。コマンド発生
回路は、エラーの発生した読出しアドレスに従って主記
憶装置の内容を読出すコマンドを発生するためのもので
ある。
とのアドレスを保持するためのものである。制御レジス
タは、複数領域のキャッシュメモリの有効性をレベルご
とに示すためのものである。カウンタは、キャッシュメ
モリからのデータの読出し時に、読出されたデータに含
まれたエラーを検出し、エラーの回数をそれぞれのレベ
ルごとにカウントするためのものである。コマンド発生
回路は、エラーの発生した読出しアドレスに従って主記
憶装置の内容を読出すコマンドを発生するためのもので
ある。
本発明においては、エラーの回数があらかじめ定められ
た値に到達した時以後に、エラーのレベルに対応するキ
ャッシュメモリの領域を無効化するように構成したもの
である。
た値に到達した時以後に、エラーのレベルに対応するキ
ャッシュメモリの領域を無効化するように構成したもの
である。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
本発明の実施例を示す第１図において、情報処理装置は
主記憶装置１と、キャッシュメモリ２と、アドレスレジ
スタ３と、アドレスアレイ４と、キャッシュバリッドレ
ジスタ５と、比較回路６と、第１の選択回路７と、エラ
ー検出回路８と、エラーカウンタ９と、コマンド発生回
路ｌＯと、第２の選択回路Ｊ１と、読出しデータレジス
タ１２と、第３の選択回路１３と、ミスヒツト検出回路
１４と、ＯＲゲート１５とから構成されている。
主記憶装置１と、キャッシュメモリ２と、アドレスレジ
スタ３と、アドレスアレイ４と、キャッシュバリッドレ
ジスタ５と、比較回路６と、第１の選択回路７と、エラ
ー検出回路８と、エラーカウンタ９と、コマンド発生回
路ｌＯと、第２の選択回路Ｊ１と、読出しデータレジス
タ１２と、第３の選択回路１３と、ミスヒツト検出回路
１４と、ＯＲゲート１５とから構成されている。
主記憶装ｆ１は、（８バイト）×（８ワード）の６４バ
イトより成るブロックを（６４カラム）×（ｎセクショ
ン）に配列した構成を有するものである。キャッシュメ
モリ２は、主記憶装置１の各ブロックにおけるのと同一
のカラ五番号を有スる１６レベルのものである。アドレ
スレジスタ３は、その上位１６ビツトにはページアドレ
スを示し、次の６ビツ）Ｋはカラムアドレスを示し、下
位３ピツトにはブロック内アドレスを示して２５ビツト
から構成され、主記憶装置１への読出しアドレスを格納
するためのものである。
イトより成るブロックを（６４カラム）×（ｎセクショ
ン）に配列した構成を有するものである。キャッシュメ
モリ２は、主記憶装置１の各ブロックにおけるのと同一
のカラ五番号を有スる１６レベルのものである。アドレ
スレジスタ３は、その上位１６ビツトにはページアドレ
スを示し、次の６ビツ）Ｋはカラムアドレスを示し、下
位３ピツトにはブロック内アドレスを示して２５ビツト
から構成され、主記憶装置１への読出しアドレスを格納
するためのものである。
アドレスアレイ４は（６４カラム） Ｘ （１６レベル
）に配列された構成を有し、ページアドレスを格納して
いて、主記憶装置１のデータとキャッシュメモリ２のデ
ータとの対応を管理するためのものである。キャッシュ
バリッドレジスタ５は、キャッシュメモリ２のうちの有
効なレベルを制御するためのものである。比較回路６は
、アドレスレジスタ３のカラムアドレスを使用してアド
レスアレイ４から読出されｆｃ １６ レヘ＃ （７）
ページアドレスと、アドレスレジスタ３のページアド
レスト、キャッシュバリッドレジスタ５の内容とを比較
するだめのものである。第１の選択回路７ ハ、アドレ
スレジスタ３のカラムアドレスによって読出された１６
レベルのブロックのうち、有効なブロックを比較回路６
の出力に対応して選択し、アドレスレジスタ３のブロッ
ク内アドレスによって、さらに８ノ（イトのデータを選
択するためのものである。エラー検出回路８は、キャッ
シュメモリ２からの読出しデータのエラーを検出するた
めのものである。エラーカウンタ９は、キャッシュメモ
リ２からの読出しデータからエラーが検出された時に、
エラーの回数を各レベルととにキャッシュメモリ領域単
位にカウントするためのものである。主記憶の士リード
コマンドを発生させるためのコマンド発生回路１０は、
キャッシュメモリ２からの読出しデータにエラーが検出
された時に、エラ一時のアドレスレジスタ３の読出しア
ドレスの内容に従い、主記憶装置１の内容を読出すため
のもノテある。第２の選択回路１１は、キャッシュメモ
リ２からの読出しデータ、または主記憶装置１からの読
出しデータを選択するだめのものである。読出しデータ
レジスタ１２は、第２の選択回路１１の出力を格納する
ためのものである。第３の選択回路１３は、レベル制御
信号線５１に出力が得られたときに、比較回路６の出力
によって得られるレベルに従ってキャッシュバリッドレ
ジスタ５の該当ビットを無効にするデータを選択するた
めのものである。レベル制御信号線５１には、エラーカ
ウンタ９によｐカウントされたレベルごとのキャッシュ
メモリ領域単位のエラー回数が、データバス信号線５０
を使用して設定された値になった時に出力が得られる。
）に配列された構成を有し、ページアドレスを格納して
いて、主記憶装置１のデータとキャッシュメモリ２のデ
ータとの対応を管理するためのものである。キャッシュ
バリッドレジスタ５は、キャッシュメモリ２のうちの有
効なレベルを制御するためのものである。比較回路６は
、アドレスレジスタ３のカラムアドレスを使用してアド
レスアレイ４から読出されｆｃ １６ レヘ＃ （７）
ページアドレスと、アドレスレジスタ３のページアド
レスト、キャッシュバリッドレジスタ５の内容とを比較
するだめのものである。第１の選択回路７ ハ、アドレ
スレジスタ３のカラムアドレスによって読出された１６
レベルのブロックのうち、有効なブロックを比較回路６
の出力に対応して選択し、アドレスレジスタ３のブロッ
ク内アドレスによって、さらに８ノ（イトのデータを選
択するためのものである。エラー検出回路８は、キャッ
シュメモリ２からの読出しデータのエラーを検出するた
めのものである。エラーカウンタ９は、キャッシュメモ
リ２からの読出しデータからエラーが検出された時に、
エラーの回数を各レベルととにキャッシュメモリ領域単
位にカウントするためのものである。主記憶の士リード
コマンドを発生させるためのコマンド発生回路１０は、
キャッシュメモリ２からの読出しデータにエラーが検出
された時に、エラ一時のアドレスレジスタ３の読出しア
ドレスの内容に従い、主記憶装置１の内容を読出すため
のもノテある。第２の選択回路１１は、キャッシュメモ
リ２からの読出しデータ、または主記憶装置１からの読
出しデータを選択するだめのものである。読出しデータ
レジスタ１２は、第２の選択回路１１の出力を格納する
ためのものである。第３の選択回路１３は、レベル制御
信号線５１に出力が得られたときに、比較回路６の出力
によって得られるレベルに従ってキャッシュバリッドレ
ジスタ５の該当ビットを無効にするデータを選択するた
めのものである。レベル制御信号線５１には、エラーカ
ウンタ９によｐカウントされたレベルごとのキャッシュ
メモリ領域単位のエラー回数が、データバス信号線５０
を使用して設定された値になった時に出力が得られる。
データバス信号線５０には、エラーカウンタ９にあらカ
ムしめ設定されている値がセットされている。ミスヒツ
ト検出回路１４はメモリに対するミスヒツトがあった場
合に、これを検出する回路である。
ムしめ設定されている値がセットされている。ミスヒツ
ト検出回路１４はメモリに対するミスヒツトがあった場
合に、これを検出する回路である。
ＯＲゲート１５はエラー検出回路８か、あるいはミスヒ
ツト検出回路１４に出力があった場合に、第２の選択回
路１１とコマンド発生回路１０とに対して主記憶リード
要求信号を送出するものである。
ツト検出回路１４に出力があった場合に、第２の選択回
路１１とコマンド発生回路１０とに対して主記憶リード
要求信号を送出するものである。
第１図において、５２〜５６は制御信号線、６０はアド
レスバス信号線、５０，７０．７１はデータノくス信号
線をそれぞれ表わすものである。
レスバス信号線、５０，７０．７１はデータノくス信号
線をそれぞれ表わすものである。
第１図に示す情報処理装置において、正常時の動作は次
のようにして行われる。すなわち、最初にアドレスレジ
スタ３に設定されたアドレスの内容に従ってキャッシュ
メモリ２よりデータが読出され、アドレスレジスタ３０
ピツト１７〜２１により指定されたカラムアドレスに従
つ１アドレスアレイ４が索引され、それぞれのレベルで
キャッシュメモリ２から１６レベル分のページアドレス
が読出される。アドレスアレイ４から読出されたページ
アドレスと、アドレスレジスタ３のビット１〜１６によ
り指定されたページアドレスとが、比較回路６によって
各レベルごとにキャッシュメモリ領域単位に比較され、
同時に有効なレベルのキャッシュメモリ領域を示すキャ
ッシュバリッドレジスタ５の内容モ比較回路６により各
レベルごとにキャッシュメモリ領域単位に比較される。
のようにして行われる。すなわち、最初にアドレスレジ
スタ３に設定されたアドレスの内容に従ってキャッシュ
メモリ２よりデータが読出され、アドレスレジスタ３０
ピツト１７〜２１により指定されたカラムアドレスに従
つ１アドレスアレイ４が索引され、それぞれのレベルで
キャッシュメモリ２から１６レベル分のページアドレス
が読出される。アドレスアレイ４から読出されたページ
アドレスと、アドレスレジスタ３のビット１〜１６によ
り指定されたページアドレスとが、比較回路６によって
各レベルごとにキャッシュメモリ領域単位に比較され、
同時に有効なレベルのキャッシュメモリ領域を示すキャ
ッシュバリッドレジスタ５の内容モ比較回路６により各
レベルごとにキャッシュメモリ領域単位に比較される。
比較回路６の出力として、１６レベルより成るキャッシ
ュメモリ２の有効なレベルを示す制御信号が信号線５３
を介して第１の選択回路７に入力され、アドレスバスタ
３のビット２３〜２５によって選択されたブロック内ア
ドレスに従って、カラムアドレスと信号線５４上の制御
信号とによって選択されたキャッシュメモリ２のブロッ
クのうちの、所望の８）くイトのデータが読出される。
ュメモリ２の有効なレベルを示す制御信号が信号線５３
を介して第１の選択回路７に入力され、アドレスバスタ
３のビット２３〜２５によって選択されたブロック内ア
ドレスに従って、カラムアドレスと信号線５４上の制御
信号とによって選択されたキャッシュメモリ２のブロッ
クのうちの、所望の８）くイトのデータが読出される。
読出され九８ノくイトのデータは、第２の選択回路１１
を介して読出しデータレジスタ１２に格納される。第１
の選択回路７によって出力される所望の８バイトのデー
タにエラーが含まれている場合には、このエラーがエラ
ー検出回路８によって検出されると、信号線５４上のエ
ラー検出信号によりＯＲゲート１５から信号線５６に出
力される主記憶リード要求信号が有効になり、主記憶の
リードコマンドを発生するコマンド発生回路１０にこの
旨が通知される。信号線５６上の主記憶リード要求信号
により主記憶装置１への読出し要求が通知された後に、
コマンド発生回路１０は、アドレスレジスタ３から得ら
れるアドレスに従い、アドレスバス信号線６０を使用し
て主記憶装置１に対してリードコマンドを送出し、主記
憶装置１から所望の８バイトのデータを読出す。主記憶
装置１から読出された所望の８バイトのデータは、第２
の選択回路１１を通して読出しレジスタ１２に格納され
る。第２の選択回路１１は信号線５６上の主記憶リード
要求信号により、主記憶装置１からのデータバス信号線
７１を選択するように制御される。
を介して読出しデータレジスタ１２に格納される。第１
の選択回路７によって出力される所望の８バイトのデー
タにエラーが含まれている場合には、このエラーがエラ
ー検出回路８によって検出されると、信号線５４上のエ
ラー検出信号によりＯＲゲート１５から信号線５６に出
力される主記憶リード要求信号が有効になり、主記憶の
リードコマンドを発生するコマンド発生回路１０にこの
旨が通知される。信号線５６上の主記憶リード要求信号
により主記憶装置１への読出し要求が通知された後に、
コマンド発生回路１０は、アドレスレジスタ３から得ら
れるアドレスに従い、アドレスバス信号線６０を使用し
て主記憶装置１に対してリードコマンドを送出し、主記
憶装置１から所望の８バイトのデータを読出す。主記憶
装置１から読出された所望の８バイトのデータは、第２
の選択回路１１を通して読出しレジスタ１２に格納され
る。第２の選択回路１１は信号線５６上の主記憶リード
要求信号により、主記憶装置１からのデータバス信号線
７１を選択するように制御される。
信号線５４上のエラー検出信号によりエラーである旨を
通知されたエラーカウンタ９の内容は、比較回路６の出
力により１６レベルのキャッシュメモリ２のうちの有効
なレベルを示す制御信号ニ従イ、該当するキャッシュメ
モリレベルニ対応した内容に１だけ増分して更新される
。更新されたエラーカウンタ９の内容があらかじめ設定
された値になった時には、エラーカウンタ９から信号線
５１に対してレベル制御信号が出力される。このレベル
制御信号が出力されると、比較回路６の出力で、１６レ
ベルにキャッシュメモリ２を分割した各領域のうち、有
効なレベルを示す制御信号に従い、キャッシュバリッド
レジスタ５の該当ビットを無効にするデータが第３の選
択回路１３を通して選択され、キャッシュバリッドレジ
スタ５に格納されるが、以後は該当するキャッシュメモ
リ領域が無効になる。
通知されたエラーカウンタ９の内容は、比較回路６の出
力により１６レベルのキャッシュメモリ２のうちの有効
なレベルを示す制御信号ニ従イ、該当するキャッシュメ
モリレベルニ対応した内容に１だけ増分して更新される
。更新されたエラーカウンタ９の内容があらかじめ設定
された値になった時には、エラーカウンタ９から信号線
５１に対してレベル制御信号が出力される。このレベル
制御信号が出力されると、比較回路６の出力で、１６レ
ベルにキャッシュメモリ２を分割した各領域のうち、有
効なレベルを示す制御信号に従い、キャッシュバリッド
レジスタ５の該当ビットを無効にするデータが第３の選
択回路１３を通して選択され、キャッシュバリッドレジ
スタ５に格納されるが、以後は該当するキャッシュメモ
リ領域が無効になる。
比較回路６から信号線５３上に送出された制御信号にも
とづき、ミスヒツト検出回路１４によってキャッシュメ
モリ２に所望のデータが存在しないことが検出されると
、信号線５５上のミスヒツト検出信号によりＯＲゲート
１５が開き、信号線５６上の主記憶リード要求信号が有
効になり、この信号がコマンド発生回路１０に送出され
る。
とづき、ミスヒツト検出回路１４によってキャッシュメ
モリ２に所望のデータが存在しないことが検出されると
、信号線５５上のミスヒツト検出信号によりＯＲゲート
１５が開き、信号線５６上の主記憶リード要求信号が有
効になり、この信号がコマンド発生回路１０に送出され
る。
アドレスレジスタ３にセットされたアドレスに従い、コ
マンド発生回路１０から主記憶装置１に対してリードコ
マンドが送出され、データノくス信号線７１を介して読
出しデータレジスタ１２に所望のデータが読出される。
マンド発生回路１０から主記憶装置１に対してリードコ
マンドが送出され、データノくス信号線７１を介して読
出しデータレジスタ１２に所望のデータが読出される。
第２図は、第１に示したエラーカウンタ９の一実施例を
示すブロック図である。第２図において、エラーカウン
タ９はカウンタメモリ２０と、エラースレシュホールド
レジスタ２１と、第２の比較口♂欠、加算回路２３とに
より構成したものである。
示すブロック図である。第２図において、エラーカウン
タ９はカウンタメモリ２０と、エラースレシュホールド
レジスタ２１と、第２の比較口♂欠、加算回路２３とに
より構成したものである。
カウンタメモリ２０は、１６レベルに分割されたキャッ
シュメモリ２の各レベル単位にエラーの回数を記憶する
ためのものである。エラースレシュホールドレジスタ２
１は、あらかじめチー Ｉｔババス号線５０を使用して
初期設定され、あらかじめ定められたエラースレシュホ
ールド値をセットするものである。第２の比較回路２２
は１６レベルのキャッシュメモリ２のうちで、有効なレ
ベルを示すだめの制御信号により信号線５３を介してア
ドレシングされ、読出されたカウンタメモリ２０の内容
と、エラースレシュホールドレジスタ２１の内容とを比
較するものである。もし両者が一致すれば、レベル制御
信号を信号線５１上に出力する。加算回路２３は、信号
線５４上のエラー検出信号が有効になった時に、信号線
５３上の制御信号によりアドレシングされているカウン
タメモリ２０の内容を１だけ増分して更新するものであ
る。
シュメモリ２の各レベル単位にエラーの回数を記憶する
ためのものである。エラースレシュホールドレジスタ２
１は、あらかじめチー Ｉｔババス号線５０を使用して
初期設定され、あらかじめ定められたエラースレシュホ
ールド値をセットするものである。第２の比較回路２２
は１６レベルのキャッシュメモリ２のうちで、有効なレ
ベルを示すだめの制御信号により信号線５３を介してア
ドレシングされ、読出されたカウンタメモリ２０の内容
と、エラースレシュホールドレジスタ２１の内容とを比
較するものである。もし両者が一致すれば、レベル制御
信号を信号線５１上に出力する。加算回路２３は、信号
線５４上のエラー検出信号が有効になった時に、信号線
５３上の制御信号によりアドレシングされているカウン
タメモリ２０の内容を１だけ増分して更新するものであ
る。
（発明の効果）
未発明には以上説明したように、キャッシュメモリから
の読出しデータにエラーが検出された時には、その時の
読出しアドレスに相当して主記憶装置に対してリードコ
マンドを送出し、エラーの回数があらかじめ定められた
スレシュホールド値を越えた時に始めて固定障害とみな
し、該当するレベルのキャッシュメモリを無効にするよ
うに構成することにより、ＭＴＢＦが長く、信頼性と保
守性とが共に優れたものにすることができると云う効果
がある。
の読出しデータにエラーが検出された時には、その時の
読出しアドレスに相当して主記憶装置に対してリードコ
マンドを送出し、エラーの回数があらかじめ定められた
スレシュホールド値を越えた時に始めて固定障害とみな
し、該当するレベルのキャッシュメモリを無効にするよ
うに構成することにより、ＭＴＢＦが長く、信頼性と保
守性とが共に優れたものにすることができると云う効果
がある。
第１図は、本発明による情報処理装置の一実施例を示す
ブロック構成図である。 第２図は、第１図に示すエラーカウンタの一実施例を示
すブロック構成図である。 １・・・主記憶装置 ２・・・キャッシュメモリ３
、５ 、１２ 、２１・・・レジスタ４・・・アドレス
アレイ ６．２２・・・比較回路７．１１．１３・・
・選択回路 ８・・・エラー検出回路９・・・エラー
カウンタ １０・・・コマンド発生回路
ブロック構成図である。 第２図は、第１図に示すエラーカウンタの一実施例を示
すブロック構成図である。 １・・・主記憶装置 ２・・・キャッシュメモリ３
、５ 、１２ 、２１・・・レジスタ４・・・アドレス
アレイ ６．２２・・・比較回路７．１１．１３・・
・選択回路 ８・・・エラー検出回路９・・・エラー
カウンタ １０・・・コマンド発生回路
Claims (1)
- 主記憶装置、ならびに複数のレベルに分製されていて、
前記主記憶装置の一部の写しのデータを記憶するための
複数領域のキャッシュメモリとを備えた情報処理装置に
おいて、前記キャッシュメモリと前記主記憶装置との読
出しアドレスを保持するための読出しアドレス回路と、
前記複数領域のキャッシュメモリの有効性を前記レベル
ごとに示すための制御レジスタと、前記キャッシュメモ
リからのデータ読出し時に続出されたデータに含まれた
エラーを検出し、前記エラーの回数を前記それぞれのレ
ベルごとにカウントするためのカウンタと、前記エラー
の発生した読出しアドレスに従って前記主記憶装置の内
容を読出すコマンドを発生するだめのコマンド発生回路
とを具備し、前記エラーの回数があらかじめ定められた
値に到達した時以後に、前記エラーのレベルに対応する
前記キャッシュメモリの領域を無効化するように構成し
たことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081170A JPS59207098A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081170A JPS59207098A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207098A true JPS59207098A (ja) | 1984-11-24 |
Family
ID=13738980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081170A Pending JPS59207098A (ja) | 1983-05-10 | 1983-05-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207098A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0279396A2 (en) * | 1987-02-16 | 1988-08-24 | Nec Corporation | Cache memory having self-error checking and sequential verification circuits |
| JPH0293745A (ja) * | 1988-09-30 | 1990-04-04 | Hitachi Ltd | バッファメモリ装置 |
| EP0494547A2 (en) * | 1991-01-07 | 1992-07-15 | International Business Machines Corporation | Fault mapping apparatus for computer memory |
| US7409600B2 (en) | 2004-07-12 | 2008-08-05 | International Business Machines Corporation | Self-healing cache system |
| US8006139B2 (en) | 2006-02-27 | 2011-08-23 | Fujitsu Limited | Degeneration control device and degeneration control program |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5496331A (en) * | 1978-01-17 | 1979-07-30 | Hitachi Ltd | Information processor |
| JPS54106133A (en) * | 1978-02-09 | 1979-08-20 | Fujitsu Ltd | Buffer memory fault control system |
-
1983
- 1983-05-10 JP JP58081170A patent/JPS59207098A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5496331A (en) * | 1978-01-17 | 1979-07-30 | Hitachi Ltd | Information processor |
| JPS54106133A (en) * | 1978-02-09 | 1979-08-20 | Fujitsu Ltd | Buffer memory fault control system |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0279396A2 (en) * | 1987-02-16 | 1988-08-24 | Nec Corporation | Cache memory having self-error checking and sequential verification circuits |
| JPH0293745A (ja) * | 1988-09-30 | 1990-04-04 | Hitachi Ltd | バッファメモリ装置 |
| EP0494547A2 (en) * | 1991-01-07 | 1992-07-15 | International Business Machines Corporation | Fault mapping apparatus for computer memory |
| EP0494547A3 (en) * | 1991-01-07 | 1993-05-19 | International Business Machines Corporation | Fault mapping apparatus for computer memory |
| US7409600B2 (en) | 2004-07-12 | 2008-08-05 | International Business Machines Corporation | Self-healing cache system |
| US7840848B2 (en) | 2004-07-12 | 2010-11-23 | International Business Machines Corporation | Self-healing cache operations |
| US8006139B2 (en) | 2006-02-27 | 2011-08-23 | Fujitsu Limited | Degeneration control device and degeneration control program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4410944A (en) | Apparatus and method for maintaining cache memory integrity in a shared memory environment | |
| US4525777A (en) | Split-cycle cache system with SCU controlled cache clearing during cache store access period | |
| US6192487B1 (en) | Method and system for remapping physical memory | |
| US5019971A (en) | High availability cache organization | |
| US5142540A (en) | Multipart memory apparatus with error detection | |
| EP0090638A2 (en) | Cache memory systems | |
| EP0259967B1 (en) | Directory memory | |
| US4371963A (en) | Method and apparatus for detecting and correcting errors in a memory | |
| JPH0524540B2 (ja) | ||
| US5557622A (en) | Method and apparatus for parity generation | |
| US4920536A (en) | Error recovery scheme for destaging cache data in a multi-memory system | |
| JPS59207098A (ja) | 情報処理装置 | |
| US5737753A (en) | Least recently used block replacement for four block cache logic system | |
| JPS6129024B2 (ja) | ||
| EP0287334A2 (en) | High availability cache memory | |
| JPS5845120B2 (ja) | バツフア・メモリ障害制御方式 | |
| JPH0210446A (ja) | バッファ記憶装置 | |
| JPH04243446A (ja) | キャッシュ登録制御装置 | |
| JPS6136670B2 (ja) | ||
| JP2963257B2 (ja) | 処理装置 | |
| JPS6357819B2 (ja) | ||
| JPS60101656A (ja) | バツフア記憶装置 | |
| JPS59167891A (ja) | 緩衝記憶装置 | |
| JPS6044709B2 (ja) | バツフアリトライ方式 | |
| JPS59207080A (ja) | キヤツシユ記憶制御装置 |