JPS6136670B2 - - Google Patents
Info
- Publication number
- JPS6136670B2 JPS6136670B2 JP56151046A JP15104681A JPS6136670B2 JP S6136670 B2 JPS6136670 B2 JP S6136670B2 JP 56151046 A JP56151046 A JP 56151046A JP 15104681 A JP15104681 A JP 15104681A JP S6136670 B2 JPS6136670 B2 JP S6136670B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- error
- key
- change
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003672 processing method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/126—Replacement control using replacement algorithms with special data handling, e.g. priority of data or instructions, handling errors or pinning
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Security & Cryptography (AREA)
- Human Computer Interaction (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は、キー記憶装置に関し、特にキー記憶
装置の参照ビツトおよび更新ビツトのエラー処理
方式に関するものである。
装置の参照ビツトおよび更新ビツトのエラー処理
方式に関するものである。
第１図は主記憶装置と主記憶キーとの関係を説
明する図であつて、第１図において、MSは主記
憶装置、Ｐはページ、Ｋは主記憶キー、Ａはアク
セス制御ビツト、Ｆは読出保護ビツト、Ｒは参照
ビツト、Ｃは変更ビツトをそれぞれ示している。
明する図であつて、第１図において、MSは主記
憶装置、Ｐはページ、Ｋは主記憶キー、Ａはアク
セス制御ビツト、Ｆは読出保護ビツト、Ｒは参照
ビツト、Ｃは変更ビツトをそれぞれ示している。
主記憶装置MSは2Kバイトの単位のページＰに
分割され、各ページＰ毎に主記憶キーＫが与えら
れている。主記憶キーＫは、主記憶装置MSとは
別体のキー記憶装置（図示せず）に書込まれてい
る。主記憶キーＫは、アクセス制御ビツトＡ、読
出保護ビツトＦ、参照ビツトＲおよび変更ビツト
から構成されている。アクセス制御ビツトＡは、
情報を書き込む場合又は読出す場合に保護キーと
の一致が調べられるものである。読出保護ビツト
Ｆは、主記憶装置MSからの情報の読出しの際の
記憶保護の適用の有無を示すものである。参照ビ
ツトＲは、主記憶装置MSの対応するページがア
クセスされたか否かを示すものであり、ページが
アクセスされる度に対応する主記憶キーＫの参照
ビツトＲは論理「１」となる。変更ビツトＣは、
主記憶装置MS内の対応するページＰに対する書
込みの有無を示し、ページに情報が書込まれる
と、対応する主記憶キーＫの変更ビツトＣは論理
「１」となる。
分割され、各ページＰ毎に主記憶キーＫが与えら
れている。主記憶キーＫは、主記憶装置MSとは
別体のキー記憶装置（図示せず）に書込まれてい
る。主記憶キーＫは、アクセス制御ビツトＡ、読
出保護ビツトＦ、参照ビツトＲおよび変更ビツト
から構成されている。アクセス制御ビツトＡは、
情報を書き込む場合又は読出す場合に保護キーと
の一致が調べられるものである。読出保護ビツト
Ｆは、主記憶装置MSからの情報の読出しの際の
記憶保護の適用の有無を示すものである。参照ビ
ツトＲは、主記憶装置MSの対応するページがア
クセスされたか否かを示すものであり、ページが
アクセスされる度に対応する主記憶キーＫの参照
ビツトＲは論理「１」となる。変更ビツトＣは、
主記憶装置MS内の対応するページＰに対する書
込みの有無を示し、ページに情報が書込まれる
と、対応する主記憶キーＫの変更ビツトＣは論理
「１」となる。
参照ビツトＲおよび変更ビツトＣは、必要なペ
ージを外部記憶装置（図示せず）から主記憶装置
MSを持込む際に使用される。即ち、仮想記憶方
式の計算機システムにおいては、記憶領域は主記
憶装置MS上のみならず外部記憶装置上の領域に
も及んでいる。このため、処理に必要な新たな領
域を主記憶装置MS上にページ・インするとき、
必要な領域を確保するため主記憶装置MS上の不
要な領域を探し出し、これを外部記憶装置上にペ
ージ・アウトする必要がある。この場合の不要な
領域の探し出しの優先順位付けに、第２図に示す
ように主記憶キーＫの参照ビツトＲおよび変更ビ
ツトＣが使用される。第２図の優先順位に基づい
て追出しの対象となつたページに対応する主記憶
キーの変更ビツトＣが論理「０」のときには、こ
のページのページ・アウト動作は、不要となる。
なお、リセツト参照ビツト（RRB）命令が実行
されると、参照ビツトＲは論理「０」になる。
ージを外部記憶装置（図示せず）から主記憶装置
MSを持込む際に使用される。即ち、仮想記憶方
式の計算機システムにおいては、記憶領域は主記
憶装置MS上のみならず外部記憶装置上の領域に
も及んでいる。このため、処理に必要な新たな領
域を主記憶装置MS上にページ・インするとき、
必要な領域を確保するため主記憶装置MS上の不
要な領域を探し出し、これを外部記憶装置上にペ
ージ・アウトする必要がある。この場合の不要な
領域の探し出しの優先順位付けに、第２図に示す
ように主記憶キーＫの参照ビツトＲおよび変更ビ
ツトＣが使用される。第２図の優先順位に基づい
て追出しの対象となつたページに対応する主記憶
キーの変更ビツトＣが論理「０」のときには、こ
のページのページ・アウト動作は、不要となる。
なお、リセツト参照ビツト（RRB）命令が実行
されると、参照ビツトＲは論理「０」になる。
第３図および第４図は、キー記憶の参照ビツト
および更新ビツトのエラー処理方式の従来例を示
すものである。参照ビツトＲにはパリテイ・ビツ
トが設けられ、同様に変更ビツトＣにもパリテ
イ・ビツトが設けられている。第３図および第４
図において、４角枠の左側ビツトは参照ビツトも
しくは変更ビツトを示し、右側のビツトはパリテ
イ・ビツトを示している。また、〓印はエラーを
起しているビツトを示している。
および更新ビツトのエラー処理方式の従来例を示
すものである。参照ビツトＲにはパリテイ・ビツ
トが設けられ、同様に変更ビツトＣにもパリテ
イ・ビツトが設けられている。第３図および第４
図において、４角枠の左側ビツトは参照ビツトも
しくは変更ビツトを示し、右側のビツトはパリテ
イ・ビツトを示している。また、〓印はエラーを
起しているビツトを示している。
第３図および第４図に示す従来のキー記憶のエ
ラー処理方式は、読出された参照ビツト又は変更
ビツトにパリテイ・エラーが検出された場合には
エラーが検出された参照ビツト又は変更ビツトが
論理「１」となるように修正して、読出し要求元
に送るものである。第３図に示すように、正しい
値が「01」の場合に、１ビツト・エラー又は２ビ
ツト・エラーが発生すると、論理「１」の参照ビ
ツト又は変更ビツトが読出し要求元に送られる。
第３図において、左側のビツトが参照ビツトの場
合には、このページの追出しの優先順位が下り、
追出し対象となるページがそうでなくなるが、こ
れは高い優先順位で以て追出しの対象となるペー
ジＰが減少するだけであつて、それ程システム性
能の低下にはならない。また、更新ビツトがその
状態のときには、追出しの優先順位が下がること
は参照ビツトの場合と同様であるが、それと同時
にこのような事象の発生したページが追出し対象
となつたときには変更ビツトが論理「１」と判定
されるため、不要のページ・アウト動作が行われ
る。これにより若干のシステム性能の低下が見ら
れるが、気にする程のものではない。
ラー処理方式は、読出された参照ビツト又は変更
ビツトにパリテイ・エラーが検出された場合には
エラーが検出された参照ビツト又は変更ビツトが
論理「１」となるように修正して、読出し要求元
に送るものである。第３図に示すように、正しい
値が「01」の場合に、１ビツト・エラー又は２ビ
ツト・エラーが発生すると、論理「１」の参照ビ
ツト又は変更ビツトが読出し要求元に送られる。
第３図において、左側のビツトが参照ビツトの場
合には、このページの追出しの優先順位が下り、
追出し対象となるページがそうでなくなるが、こ
れは高い優先順位で以て追出しの対象となるペー
ジＰが減少するだけであつて、それ程システム性
能の低下にはならない。また、更新ビツトがその
状態のときには、追出しの優先順位が下がること
は参照ビツトの場合と同様であるが、それと同時
にこのような事象の発生したページが追出し対象
となつたときには変更ビツトが論理「１」と判定
されるため、不要のページ・アウト動作が行われ
る。これにより若干のシステム性能の低下が見ら
れるが、気にする程のものではない。
第４図は、正しい値が「10」である条件の下
で、１ビツト・エラーが発生した時に要求元へ送
られるデータ、および２ビツト・エラーが発生し
た時に要求元へ送られるデータを示している。第
４図において１ビツト・エラー発生したときには
修正後のデータは論理「１」と判定されて何ら問
題はないが、他方のビツトもエラーとなつた場合
には読出データは論理「０」と判定される。これ
により、追出しの優先順位が高くなり、外部記憶
装置への追出し対象とならない筈のページがそう
でなくなつてしまい、また、このページは現在シ
ステムが使用中の領域である可能性が大きいの
で、このページが外部記憶装置にページ・アウト
することは、システム性能の著しい低下をもたら
す。さらに、変更ビツトがこの状態になつた場合
には、主記憶装置上に存在する最新情報が外部記
憶装置に追出されずに終つてしまい、最新情報が
システムから消滅するため、プログラム論理に異
常をきたし、最悪の場合にはシステム・ダウンと
なる。
で、１ビツト・エラーが発生した時に要求元へ送
られるデータ、および２ビツト・エラーが発生し
た時に要求元へ送られるデータを示している。第
４図において１ビツト・エラー発生したときには
修正後のデータは論理「１」と判定されて何ら問
題はないが、他方のビツトもエラーとなつた場合
には読出データは論理「０」と判定される。これ
により、追出しの優先順位が高くなり、外部記憶
装置への追出し対象とならない筈のページがそう
でなくなつてしまい、また、このページは現在シ
ステムが使用中の領域である可能性が大きいの
で、このページが外部記憶装置にページ・アウト
することは、システム性能の著しい低下をもたら
す。さらに、変更ビツトがこの状態になつた場合
には、主記憶装置上に存在する最新情報が外部記
憶装置に追出されずに終つてしまい、最新情報が
システムから消滅するため、プログラム論理に異
常をきたし、最悪の場合にはシステム・ダウンと
なる。
本発明は、上記の考察に基づくものであつて、
システム・ダウン及びシステム性能の低下を防止
できるようにしたキー記憶のエラー処理方式を提
供することを目的としている。そしてそのため、
本発明のキー記憶のエラー処理方式は、それぞれ
が主記憶装置の分割領域のそれぞれと１対１の対
応をなす複数のエントリを有し、各エントリに、
対応する分割領域がアクセスされるか否かを示す
参照ビツトと、対応する分割領域に情報が書込ま
れたか否かを示す変更ビツトと、上記参照ビツト
に対応する検査ビツトと、上記変更ビツトに対応
する検査ビツトを書込むように構成されたキー記
憶装置において、上記参照ビツト、該参照ビツト
に対応する検査ビツト、変更ビツト及び該変更ビ
ツトに対応する検査ビツトが上記キー記憶から読
出されたとき、読出された参照ビツトに対応する
検査ビツトの組がエラーを示しているか否かを検
査すると共に読出された変更ビツトと対応する検
査ビツトの組がエラーを示しているか否かを調べ
読出された参照ビツトとビツトの組がエラーを示
している場合に上記キー記憶上の対応する参照ビ
ツトをデータのあつたことを示す値とすると共に
当該参照ビツトに対応する検査ビツトをエラーな
しの値とし、読出された変更ビツトと検査ビツト
の組がエラーを示している場合には上記キー記憶
上の対応する変更ビツトを情報の書込みのあつた
ことを示す値となると共に当該変更ビツトに対応
する検査ビツトをエラーなしの値にすることを特
徴とするものである。以下、本発明を図面を参照
しつつ説明する。
システム・ダウン及びシステム性能の低下を防止
できるようにしたキー記憶のエラー処理方式を提
供することを目的としている。そしてそのため、
本発明のキー記憶のエラー処理方式は、それぞれ
が主記憶装置の分割領域のそれぞれと１対１の対
応をなす複数のエントリを有し、各エントリに、
対応する分割領域がアクセスされるか否かを示す
参照ビツトと、対応する分割領域に情報が書込ま
れたか否かを示す変更ビツトと、上記参照ビツト
に対応する検査ビツトと、上記変更ビツトに対応
する検査ビツトを書込むように構成されたキー記
憶装置において、上記参照ビツト、該参照ビツト
に対応する検査ビツト、変更ビツト及び該変更ビ
ツトに対応する検査ビツトが上記キー記憶から読
出されたとき、読出された参照ビツトに対応する
検査ビツトの組がエラーを示しているか否かを検
査すると共に読出された変更ビツトと対応する検
査ビツトの組がエラーを示しているか否かを調べ
読出された参照ビツトとビツトの組がエラーを示
している場合に上記キー記憶上の対応する参照ビ
ツトをデータのあつたことを示す値とすると共に
当該参照ビツトに対応する検査ビツトをエラーな
しの値とし、読出された変更ビツトと検査ビツト
の組がエラーを示している場合には上記キー記憶
上の対応する変更ビツトを情報の書込みのあつた
ことを示す値となると共に当該変更ビツトに対応
する検査ビツトをエラーなしの値にすることを特
徴とするものである。以下、本発明を図面を参照
しつつ説明する。
第５図は本発明のキー記憶のエラー検査方式の
原理を説明する図、第６図は本発明を実施するた
めの装置の１例を示すものである。
原理を説明する図、第６図は本発明を実施するた
めの装置の１例を示すものである。
第５図において、第３図、第４図と同様に四角
枠の左側は参照ビツト（又は変更ビツト）を示
し、右側のビツトはパリテイ・ビツトを示し、〓
印はエラーが起しているビツトを示している。第
５図に示すようにキー記憶から読出され参照ビツ
ト（又は変更ビツト）と対応するパリテイ・ビツ
トの排他的論理和が論理「１」とならず、１ビツ
ト・エラーが発生していると判断される場合に
は、参照ビツト（又は変更ビツト）を論理「１」
に修正して論理「１」の参照ビツト（又は変更ビ
ツト）を読出し要求元に送り、これと同時に再書
込みを行つて、キー記憶上のエラー参照ビツト
（又は変更ビツト）を論理「１」とし、対応する
パリテイ・ビツトを論理「０」にする。その後
に、他方のビツトにエラーが発生しても、読出さ
れた参照ビツト（又は変更ビツト）は論理「１」
に修正される。さきに述べたように本来、論理
「０」である参照ビツト（又は変更ビツト）を論
理「１」と判定しても、システムに悪影響を与え
ない。
枠の左側は参照ビツト（又は変更ビツト）を示
し、右側のビツトはパリテイ・ビツトを示し、〓
印はエラーが起しているビツトを示している。第
５図に示すようにキー記憶から読出され参照ビツ
ト（又は変更ビツト）と対応するパリテイ・ビツ
トの排他的論理和が論理「１」とならず、１ビツ
ト・エラーが発生していると判断される場合に
は、参照ビツト（又は変更ビツト）を論理「１」
に修正して論理「１」の参照ビツト（又は変更ビ
ツト）を読出し要求元に送り、これと同時に再書
込みを行つて、キー記憶上のエラー参照ビツト
（又は変更ビツト）を論理「１」とし、対応する
パリテイ・ビツトを論理「０」にする。その後
に、他方のビツトにエラーが発生しても、読出さ
れた参照ビツト（又は変更ビツト）は論理「１」
に修正される。さきに述べたように本来、論理
「０」である参照ビツト（又は変更ビツト）を論
理「１」と判定しても、システムに悪影響を与え
ない。
第６図は本発明を実施するための装置の１例を
示すものである。第６図において、１―１と１―
２はセレクタ、２―１と２―２はORゲート、３
は読出データ・レジスタ、４は読出データ・レジ
スタ、５はエラー検出回路、６は書込制御回路、
７はキー記憶、８ないし１２は入力端子、WDは
書込みデータ、RDは読出データ、ERRはエラー
信号、Ｒは参照ビツト、Ｐは参照ビツトに対する
パリテイ・ビツトをそれぞれ示している。なお、
第６図は、説明を簡単にするために、変更ビツト
や他のビツト、アドレス回路などが省略されてい
る。
示すものである。第６図において、１―１と１―
２はセレクタ、２―１と２―２はORゲート、３
は読出データ・レジスタ、４は読出データ・レジ
スタ、５はエラー検出回路、６は書込制御回路、
７はキー記憶、８ないし１２は入力端子、WDは
書込みデータ、RDは読出データ、ERRはエラー
信号、Ｒは参照ビツト、Ｐは参照ビツトに対する
パリテイ・ビツトをそれぞれ示している。なお、
第６図は、説明を簡単にするために、変更ビツト
や他のビツト、アドレス回路などが省略されてい
る。
キー記憶７からの読出データRDは、読出デー
タ・レジスタ４にセツトされ、直ちにエラー検出
回路５によつてエラー・チエツクされる。もし、
読出データ・レジスタ４の中の参照ビツトＲとパ
リテイ・ビツトＰがエラー状態でなければ、エラ
ー検出回路５の出力するエラー信号ERRは論理
「０」となり、読出データ・レジスタ４の中の参
照ビツトＲがORゲート２―２を介して読出され
る。もし、読出データ・レジスタ４の中に参照ビ
ツトＲとパリテイ・Ｐがエラー状態であつたなら
ば、エラー信号ERRは論理「１」となり、論理
「１」がORゲート２―２から読出され、これが参
照ビツトとしてアクセス要求元に送られる。この
とき、論理「１」の信号がセレクタ・１―１，１
―２の制御端子に入力され、セレクタ１―１は入
力端子１０の信号を選択し、セレクタ１―２は入
力端子１２の信号を選択する。入力端子１０の信
号は論理「０」、入力端子１２の信号は論理
「１」に常時固定され、これらがそれぞれ書込デ
ータ・レジスタ３の参照ビツトＲおよびパリテ
イ・ビツトＰとなり、書込データWDとなる。ま
た、論理「１」のエラー信号ERRはORゲート２
―１を介して書込制御回路６に入力される。論理
「１」信号が入力されると、書込制御回路６は起
動し、書込制御回路６の出力する書込パルスWP
により書込データWDが書込まれる。なお、この
場合の書込アドレスが読出アドレスと等しいこと
は言うまでもない。変更ビツトと対応するパリテ
イ・ビツトとが、エラー状態にある場合も同様な
動作が行われる。
タ・レジスタ４にセツトされ、直ちにエラー検出
回路５によつてエラー・チエツクされる。もし、
読出データ・レジスタ４の中の参照ビツトＲとパ
リテイ・ビツトＰがエラー状態でなければ、エラ
ー検出回路５の出力するエラー信号ERRは論理
「０」となり、読出データ・レジスタ４の中の参
照ビツトＲがORゲート２―２を介して読出され
る。もし、読出データ・レジスタ４の中に参照ビ
ツトＲとパリテイ・Ｐがエラー状態であつたなら
ば、エラー信号ERRは論理「１」となり、論理
「１」がORゲート２―２から読出され、これが参
照ビツトとしてアクセス要求元に送られる。この
とき、論理「１」の信号がセレクタ・１―１，１
―２の制御端子に入力され、セレクタ１―１は入
力端子１０の信号を選択し、セレクタ１―２は入
力端子１２の信号を選択する。入力端子１０の信
号は論理「０」、入力端子１２の信号は論理
「１」に常時固定され、これらがそれぞれ書込デ
ータ・レジスタ３の参照ビツトＲおよびパリテ
イ・ビツトＰとなり、書込データWDとなる。ま
た、論理「１」のエラー信号ERRはORゲート２
―１を介して書込制御回路６に入力される。論理
「１」信号が入力されると、書込制御回路６は起
動し、書込制御回路６の出力する書込パルスWP
により書込データWDが書込まれる。なお、この
場合の書込アドレスが読出アドレスと等しいこと
は言うまでもない。変更ビツトと対応するパリテ
イ・ビツトとが、エラー状態にある場合も同様な
動作が行われる。
以上の説明から明らかなように、本発明によれ
ば、システム・ダウンおよびシステム性能の低下
を防止できるキー記憶のエラー処理方式を得るこ
とができる。
ば、システム・ダウンおよびシステム性能の低下
を防止できるキー記憶のエラー処理方式を得るこ
とができる。
第１図は主記憶装置と主記憶キーとの関係を示
す図、第２図は参照ビツトおよび変更ビツトの値
に基づくページの追出し優先順位を示す図、第３
図および第４図はキー記憶のエラー検出方式の従
来例を説明するための図、第５図は本発明の原理
を説明する図、第６図は本発明を実施するための
装置の１例を示す図である。 １―１と１―２…セレクタ、２―１と２―２…
ORゲート、３…書込データ・レジスタ、４…読
出データ・レジスタ、５…エラー検出回路、６…
書込制御回路、７…キー記憶、８ないし１２…入
力端子、WD…書込データ、RD…読出データ、
ERR…エラー信号、Ｒ…参照ビツト、Ｐ…参照
ビツトに対するパリテイ・ビツト。
す図、第２図は参照ビツトおよび変更ビツトの値
に基づくページの追出し優先順位を示す図、第３
図および第４図はキー記憶のエラー検出方式の従
来例を説明するための図、第５図は本発明の原理
を説明する図、第６図は本発明を実施するための
装置の１例を示す図である。 １―１と１―２…セレクタ、２―１と２―２…
ORゲート、３…書込データ・レジスタ、４…読
出データ・レジスタ、５…エラー検出回路、６…
書込制御回路、７…キー記憶、８ないし１２…入
力端子、WD…書込データ、RD…読出データ、
ERR…エラー信号、Ｒ…参照ビツト、Ｐ…参照
ビツトに対するパリテイ・ビツト。
Claims (1)
- １ それぞれが主記憶装置の分割領域のそれぞれ
と１対１の対応をなす複数のエントリを有し、各
エントリに、対応する分割領域がアクセスされた
か否かを示す参照ビツトと、対応する分割領域に
情報が書込まれたか否かを示す変更ビツトと、上
記参照ビツトに対応する検査ビツトと、上記変更
ビツトに対応する検査ビツトを書込むように構成
されたキー記憶装置において、上記参照ビツト、
該参照ビツトに対応する検査ビツト、変更ビツト
及び該変更ビツトに対応する検査ビツトが上記キ
ー記憶から読出されたとき、読出された参照ビツ
トと対応する検査ビツトの組がエラーを示してい
るか否かを検査すると共に読出された変更ビツト
と対応する検査ビツトの組がエラーを示している
か否かを調べ、読出された参照ビツトと検査ビツ
トの組がエラーを示している場合に上記キー記憶
上の対応する参照ビツトをアクセスのあつたこと
を示す値とすると共に当該参照ビツトに対応する
検査ビツトをエラーなしの値とし、読出された変
更ビツトと検査ビツトの組がエラーを示している
場合には上記キー記憶上の対応する変更ビツトを
情報の書込みのあつたことを示す値とすると共に
当該変更ビツトに対応する検査ビツトをエラーな
しの値とすることを特徴とするキー記憶のエラー
処理方式。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151046A JPS5853097A (ja) | 1981-09-24 | 1981-09-24 | キ−記憶のエラ−処理方式 |
| AU88415/82A AU537967B2 (en) | 1981-09-24 | 1982-09-15 | Key storage error processing system |
| US06/419,927 US4514847A (en) | 1981-09-24 | 1982-09-20 | Key storage error processing system |
| BR8205588A BR8205588A (pt) | 1981-09-24 | 1982-09-23 | Sistema de processamento de erro de armazenamento de chave |
| CA000412069A CA1183608A (en) | 1981-09-24 | 1982-09-23 | Key storage error processing system |
| KR8204296A KR860002027B1 (ko) | 1981-09-24 | 1982-09-23 | 키이 기억 에러 처리 시스템 |
| DE8282305012T DE3274686D1 (en) | 1981-09-24 | 1982-09-23 | Key storage error processing system |
| EP82305012A EP0076098B1 (en) | 1981-09-24 | 1982-09-23 | Key storage error processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151046A JPS5853097A (ja) | 1981-09-24 | 1981-09-24 | キ−記憶のエラ−処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853097A JPS5853097A (ja) | 1983-03-29 |
| JPS6136670B2 true JPS6136670B2 (ja) | 1986-08-19 |
Family
ID=15510109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151046A Granted JPS5853097A (ja) | 1981-09-24 | 1981-09-24 | キ−記憶のエラ−処理方式 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4514847A (ja) |
| EP (1) | EP0076098B1 (ja) |
| JP (1) | JPS5853097A (ja) |
| KR (1) | KR860002027B1 (ja) |
| AU (1) | AU537967B2 (ja) |
| BR (1) | BR8205588A (ja) |
| CA (1) | CA1183608A (ja) |
| DE (1) | DE3274686D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293599A (ja) * | 1986-06-13 | 1987-12-21 | Hitachi Ltd | 半導体記憶装置 |
| US5031179A (en) * | 1987-11-10 | 1991-07-09 | Canon Kabushiki Kaisha | Data communication apparatus |
| US4916703A (en) * | 1988-11-28 | 1990-04-10 | International Business Machines Corporation | Handling errors in the C bit of a storage key |
| JP3786993B2 (ja) * | 1995-12-14 | 2006-06-21 | 株式会社日立製作所 | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053752A (en) * | 1975-09-15 | 1977-10-11 | International Business Machines Corporation | Error recovery and control in a mass storage system |
| US4020459A (en) * | 1975-10-28 | 1977-04-26 | Bell Telephone Laboratories, Incorporated | Parity generation and bus matching arrangement for synchronized duplicated data processing units |
| US4146099A (en) * | 1976-08-17 | 1979-03-27 | Christopher Scientific Company | Signal recording method and apparatus |
| US4103823A (en) * | 1976-12-20 | 1978-08-01 | International Business Machines Corporation | Parity checking scheme for detecting word line failure in multiple byte arrays |
| US4084236A (en) * | 1977-02-18 | 1978-04-11 | Honeywell Information Systems Inc. | Error detection and correction capability for a memory system |
| US4092713A (en) * | 1977-06-13 | 1978-05-30 | Sperry Rand Corporation | Post-write address word correction in cache memory system |
| US4266272A (en) * | 1978-10-12 | 1981-05-05 | International Business Machines Corporation | Transient microcode block check word generation control circuitry |
-
1981
- 1981-09-24 JP JP56151046A patent/JPS5853097A/ja active Granted
-
1982
- 1982-09-15 AU AU88415/82A patent/AU537967B2/en not_active Ceased
- 1982-09-20 US US06/419,927 patent/US4514847A/en not_active Expired - Lifetime
- 1982-09-23 DE DE8282305012T patent/DE3274686D1/de not_active Expired
- 1982-09-23 CA CA000412069A patent/CA1183608A/en not_active Expired
- 1982-09-23 EP EP82305012A patent/EP0076098B1/en not_active Expired
- 1982-09-23 KR KR8204296A patent/KR860002027B1/ko active
- 1982-09-23 BR BR8205588A patent/BR8205588A/pt not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853097A (ja) | 1983-03-29 |
| DE3274686D1 (en) | 1987-01-22 |
| EP0076098A2 (en) | 1983-04-06 |
| CA1183608A (en) | 1985-03-05 |
| BR8205588A (pt) | 1983-08-30 |
| US4514847A (en) | 1985-04-30 |
| KR840001726A (ko) | 1984-05-16 |
| AU537967B2 (en) | 1984-07-19 |
| KR860002027B1 (ko) | 1986-11-15 |
| EP0076098B1 (en) | 1986-12-10 |
| AU8841582A (en) | 1983-03-31 |
| EP0076098A3 (en) | 1984-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4558446A (en) | Memory system | |
| JPS60179851A (ja) | デ−タ処理装置 | |
| US7519852B2 (en) | Apparatus, system, and method for redirecting an instruction pointer to recovery software instructions | |
| JPS6136670B2 (ja) | ||
| JPS6129024B2 (ja) | ||
| JPH0316655B2 (ja) | ||
| JPS59207098A (ja) | 情報処理装置 | |
| JPS63257854A (ja) | Ｌｒｕメモリ障害検出回路 | |
| JPH0816488A (ja) | 電子ディスク装置 | |
| JPH01273154A (ja) | Ｅｃｃ回路付記憶装置 | |
| JPS61246854A (ja) | エラ−処理方式 | |
| JPS641817B2 (ja) | ||
| KR100201671B1 (ko) | 컴퓨팅 시스템 및 컴퓨팅 시스템의 캐시 메모리 이용방법 | |
| JPS603769A (ja) | エラ−回復方法 | |
| JP2546411B2 (ja) | キャッシュメモリ装置 | |
| JPH0223442A (ja) | メモリ制御装置 | |
| JPS60225941A (ja) | マイクロプログラム制御装置 | |
| JPS5936359B2 (ja) | デ−タバツフア装置 | |
| JPH01154265A (ja) | キャシュ更新障害監視回路 | |
| JPS62182853A (ja) | デイスクキヤツシユ装置 | |
| JPS62130443A (ja) | メモリアクセス制御装置 | |
| JPH0689199A (ja) | キャッシュ機能診断方法 | |
| JPS62293582A (ja) | メモリ装置 | |
| JPS59217298A (ja) | メモリエラ−救済方式 | |
| JPH0778747B2 (ja) | データ処理装置 |