JPS641817B2 - - Google Patents
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- Publication number
- JPS641817B2 JPS641817B2 JP57212468A JP21246882A JPS641817B2 JP S641817 B2 JPS641817 B2 JP S641817B2 JP 57212468 A JP57212468 A JP 57212468A JP 21246882 A JP21246882 A JP 21246882A JP S641817 B2 JPS641817 B2 JP S641817B2
- Authority
- JP
- Japan
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- data
- write
- invert
- control
- read
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はインバート制御方式（メモリのビツト
を反転して書込むことにより該メモリの１ビツト
固定障害を救済する方式）を使用したマイクロプ
ログラムを格納するコントロールストレージに係
り、特に該コントロールストレージを複数の制御
装置が共用している場合のインバートライト
（INVERT WRITE）方式に関する。
を反転して書込むことにより該メモリの１ビツト
固定障害を救済する方式）を使用したマイクロプ
ログラムを格納するコントロールストレージに係
り、特に該コントロールストレージを複数の制御
装置が共用している場合のインバートライト
（INVERT WRITE）方式に関する。
(b) 従来技術と問題点
第１図はコントロールストレージの周辺回路の
一例を示すブロツク図である。２１及び２１′は
インバートライトレジスタ、２２及び２２′はラ
イトデータレジスタ、２３はコントロールストレ
ージ、２４及び２４′はインバートリードレジス
タ、２５及び２５′はリードデータレジスタであ
る。インバートライトレジスタ２１とライトデー
タレジスタ２２とインバートリードレジスタ２４
とリードデータレジスタ２５は制御装置Ａ、イン
バートライトレジスタ２１′とライトデータレジ
スタ２２′とインバートリードレジスタ２４′とリ
ードデータレジスタ２５′は制御装置Ｂに夫々所
属するレジスタである。制御装置Ａ及びＢにより
共用されるコントロールストレージ２３は制御装
置Ａ及びＢにより交互にアクセスされる。例えば
制御装置Ａがコントロールストレージ２３をアク
セス中にパリテイエラーが検出されると、該エラ
ーの検出されたアドレスに対して制御装置Ａはイ
ンバートライトオペレーシヨンを試みる。尚、コ
ントロールストレージ２３へのライト動作は２回
に分けて行なわれる。
一例を示すブロツク図である。２１及び２１′は
インバートライトレジスタ、２２及び２２′はラ
イトデータレジスタ、２３はコントロールストレ
ージ、２４及び２４′はインバートリードレジス
タ、２５及び２５′はリードデータレジスタであ
る。インバートライトレジスタ２１とライトデー
タレジスタ２２とインバートリードレジスタ２４
とリードデータレジスタ２５は制御装置Ａ、イン
バートライトレジスタ２１′とライトデータレジ
スタ２２′とインバートリードレジスタ２４′とリ
ードデータレジスタ２５′は制御装置Ｂに夫々所
属するレジスタである。制御装置Ａ及びＢにより
共用されるコントロールストレージ２３は制御装
置Ａ及びＢにより交互にアクセスされる。例えば
制御装置Ａがコントロールストレージ２３をアク
セス中にパリテイエラーが検出されると、該エラ
ーの検出されたアドレスに対して制御装置Ａはイ
ンバートライトオペレーシヨンを試みる。尚、コ
ントロールストレージ２３へのライト動作は２回
に分けて行なわれる。
第２図は従来のインバートライトオペレーシヨ
ンを説明する図である。コントロールストレージ
２３はインバートライトされたデータであること
を表示する領域Ｉがあり、データは８ビツトに１
ビツトのパリテイビツトが付された０〜７、ｐと
８〜15、ｐの２群より構成される。ここで或番地
の例えばａで示す如き111100001、111100001とい
うデータが読出された場合に、11番のビツトが
“０”に固定障害を発生したとすると、リードデ
ータレジスタ２５には111100001、111000001のデ
ータが読出され、パリテイチエツクで誤りが検出
される。制御装置Ａはインバートライトレジスタ
２１を“１”として、ライトデータレジスタ２２
にソースデータを反転（インバート）し、先ず始
め０〜７、ｐのビツトを000011111として書込み、
次にコントロールストレージ２３のａで示した同
一番地にｂで示す如く、領域Ｉにインバートライ
トを示すフラグとして“１”を設定し、パリテイ
ビツトをインバートライトレジスタ２１の“１”
と排他的ORをとり、000011110として書込む。
次のアクセスサイクルでは制御装置Ｂのアクセス
が行なわれ、その後のアクセスサイクルで制御装
置Ａは次の８〜15、ｐのビツト、111100001を反
転して書込もうとするが、上記の制御装置Ｂのア
クセスが、該誤りを発生している同一アドレスを
アクセスした場合、領域Ｉにフラグ“１”が設定
されているため、制御装置Ｂのインバートリード
レジスタ２４′に“１”が格納されることにより、
リードデータレジスタ２５′にはｂで示す如く反
転して書込まれたデータと、未だ反転して書込み
が行なわれていない誤つたデータの夫々反転した
データ、即ち111100001、000111110が読出され
る。このため制御装置Ｂはパリテイチエツクによ
つて誤りを検出することが出来ず、全く異なつた
命令となるマイクロプログラムを受領して異常走
行となる欠点がある。
ンを説明する図である。コントロールストレージ
２３はインバートライトされたデータであること
を表示する領域Ｉがあり、データは８ビツトに１
ビツトのパリテイビツトが付された０〜７、ｐと
８〜15、ｐの２群より構成される。ここで或番地
の例えばａで示す如き111100001、111100001とい
うデータが読出された場合に、11番のビツトが
“０”に固定障害を発生したとすると、リードデ
ータレジスタ２５には111100001、111000001のデ
ータが読出され、パリテイチエツクで誤りが検出
される。制御装置Ａはインバートライトレジスタ
２１を“１”として、ライトデータレジスタ２２
にソースデータを反転（インバート）し、先ず始
め０〜７、ｐのビツトを000011111として書込み、
次にコントロールストレージ２３のａで示した同
一番地にｂで示す如く、領域Ｉにインバートライ
トを示すフラグとして“１”を設定し、パリテイ
ビツトをインバートライトレジスタ２１の“１”
と排他的ORをとり、000011110として書込む。
次のアクセスサイクルでは制御装置Ｂのアクセス
が行なわれ、その後のアクセスサイクルで制御装
置Ａは次の８〜15、ｐのビツト、111100001を反
転して書込もうとするが、上記の制御装置Ｂのア
クセスが、該誤りを発生している同一アドレスを
アクセスした場合、領域Ｉにフラグ“１”が設定
されているため、制御装置Ｂのインバートリード
レジスタ２４′に“１”が格納されることにより、
リードデータレジスタ２５′にはｂで示す如く反
転して書込まれたデータと、未だ反転して書込み
が行なわれていない誤つたデータの夫々反転した
データ、即ち111100001、000111110が読出され
る。このため制御装置Ｂはパリテイチエツクによ
つて誤りを検出することが出来ず、全く異なつた
命令となるマイクロプログラムを受領して異常走
行となる欠点がある。
(c) 発明の目的
本発明の目的は上記の欠点を除くため、インバ
ートライトオペレーシヨンを実行する場合、８〜
15、ｐのビツトを先にインバートライトすること
で、他の制御装置がインバートライトオペレーシ
ヨン中に同一アドレスをアクセスしても誤りを検
出し得るインバートライト方式を提供することに
ある。
ートライトオペレーシヨンを実行する場合、８〜
15、ｐのビツトを先にインバートライトすること
で、他の制御装置がインバートライトオペレーシ
ヨン中に同一アドレスをアクセスしても誤りを検
出し得るインバートライト方式を提供することに
ある。
(d) 発明の構成
一つのインバートライトフラグに対し、２ワー
ド分のデータが対応する構成のコントロールスト
レージを共有する複数の制御装置において、一つ
の制御装置が該コントロールストレージをアクセ
スしてデータを読出した時、該読出したデータか
らパリテイチエツクによる誤りが検出された場
合、該誤りの検出された１ワード分のデータのソ
ースデータを反転すると共に、該反転したデータ
のパリテイビツトを誤りが検出されるようにセツ
トしてから、該コントロールストレージの該誤り
が検出された１ワード分のデータが書込まれてい
た領域に、該反転したデータ及び該セツトされた
パリテイビツトを書込み、前記フラグの設定はイ
ンバートライトが完了した時点で設定するように
したものである。
ド分のデータが対応する構成のコントロールスト
レージを共有する複数の制御装置において、一つ
の制御装置が該コントロールストレージをアクセ
スしてデータを読出した時、該読出したデータか
らパリテイチエツクによる誤りが検出された場
合、該誤りの検出された１ワード分のデータのソ
ースデータを反転すると共に、該反転したデータ
のパリテイビツトを誤りが検出されるようにセツ
トしてから、該コントロールストレージの該誤り
が検出された１ワード分のデータが書込まれてい
た領域に、該反転したデータ及び該セツトされた
パリテイビツトを書込み、前記フラグの設定はイ
ンバートライトが完了した時点で設定するように
したものである。
(e) 発明の実施例
第３図は本発明の一実施例を説明するブロツク
図である。コントロールストレージ２３の或番地
の例えばａで示す如き111100001、111100001とい
うデータが制御装置Ａ側により読出された場合、
11番目のビツトが“０”に固定障害を発生したと
すると、リードデータレジスタ２５には、
111100001、111000001のデータが読出され、パリ
テイチエツクにより誤りが検出される。制御装置
Ａはインバートライトレジスタ２１を“１”とし
て、ライトデータレジスタ２２にソースデータを
反転して、先ず始め８〜15、ｐのビツトを、
000011111として書込み、次にコントロールスト
レージ２３のａで示した同一番地にｂで示す如
く、パリテイビツトをインバートライトレジスタ
２１の“１”と排他的ORをとり、000011110と
して８〜15、ｐの領域に書込む。この場合、制御
装置Ａはコントロールストレージ２３の領域Ｉを
“１”にセツトせず、２回目の書込みで０〜７、
ｐの領域に書込み完了した時点で“１”にセツト
するように制御する。従つてこの時点で制御装置
Ｂが同一アドレスをアクセスした場合、インバー
トリードレジスタ２４′は“０”のため、リード
データレジスタ２５′にはコントロールストレー
ジ２３のデータがそのまま読出され、111100001、
000011110となるため、パリテイチエツクにより
誤りを検出することが出来る。
図である。コントロールストレージ２３の或番地
の例えばａで示す如き111100001、111100001とい
うデータが制御装置Ａ側により読出された場合、
11番目のビツトが“０”に固定障害を発生したと
すると、リードデータレジスタ２５には、
111100001、111000001のデータが読出され、パリ
テイチエツクにより誤りが検出される。制御装置
Ａはインバートライトレジスタ２１を“１”とし
て、ライトデータレジスタ２２にソースデータを
反転して、先ず始め８〜15、ｐのビツトを、
000011111として書込み、次にコントロールスト
レージ２３のａで示した同一番地にｂで示す如
く、パリテイビツトをインバートライトレジスタ
２１の“１”と排他的ORをとり、000011110と
して８〜15、ｐの領域に書込む。この場合、制御
装置Ａはコントロールストレージ２３の領域Ｉを
“１”にセツトせず、２回目の書込みで０〜７、
ｐの領域に書込み完了した時点で“１”にセツト
するように制御する。従つてこの時点で制御装置
Ｂが同一アドレスをアクセスした場合、インバー
トリードレジスタ２４′は“０”のため、リード
データレジスタ２５′にはコントロールストレー
ジ２３のデータがそのまま読出され、111100001、
000011110となるため、パリテイチエツクにより
誤りを検出することが出来る。
(f) 発明の効果
以上説明した如く本発明はインバート制御方式
を用いるコントロールストレージを共用する複数
の制御装置に於て、第１の制御装置がコントロー
ルストレージをアクセス中に検出した誤りによ
り、インバートライト動作中に第２の制御装置が
同一アドレスをアクセスした場合、インバートラ
イト動作により誤り検出が不能になることを防止
し得るため、その効果は大なるものがある。
を用いるコントロールストレージを共用する複数
の制御装置に於て、第１の制御装置がコントロー
ルストレージをアクセス中に検出した誤りによ
り、インバートライト動作中に第２の制御装置が
同一アドレスをアクセスした場合、インバートラ
イト動作により誤り検出が不能になることを防止
し得るため、その効果は大なるものがある。
第１図はコントロールストレージの周辺回路の
一例を示すブロツク図、第２図は従来のインバー
トライトオペレーシヨンを説明する図、第３図は
本発明の一実施例を説明するブロツク図である。 ２１，２１′，２２，２２′，２４，２４′，２
５，２５′はレジスタ、２３はコントロールスト
レージである。
一例を示すブロツク図、第２図は従来のインバー
トライトオペレーシヨンを説明する図、第３図は
本発明の一実施例を説明するブロツク図である。 ２１，２１′，２２，２２′，２４，２４′，２
５，２５′はレジスタ、２３はコントロールスト
レージである。
Claims (1)
- 【特許請求の範囲】 １ 一つのインバートライトフラグに対し、２ワ
ード分のデータが対応する構成のコントロールス
トレージを共有する複数の制御装置において、 一つの制御装置が該コントロールストレージを
アクセスしてデータを読出した時、該読出したデ
ータからパリテイチエツクによる誤りが検出され
た場合、該誤りの検出された１ワード分のデータ
のソースデータを反転すると共に、該反転したデ
ータのパリテイビツトを誤りが検出されるように
セツトしてから、該コントロールストレージの該
誤りが検出された１ワード分のデータが書込まれ
ていた領域に、該反転したデータ及び該セツトさ
れたパリテイビツトを書込み、前記フラグの設定
はインバートライトが完了した時点で設定するこ
とを特徴とするインバートライト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212468A JPS59104799A (ja) | 1982-12-03 | 1982-12-03 | インバ−トライト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212468A JPS59104799A (ja) | 1982-12-03 | 1982-12-03 | インバ−トライト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104799A JPS59104799A (ja) | 1984-06-16 |
| JPS641817B2 true JPS641817B2 (ja) | 1989-01-12 |
Family
ID=16623139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212468A Granted JPS59104799A (ja) | 1982-12-03 | 1982-12-03 | インバ−トライト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104799A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799684B1 (ko) | 2006-09-14 | 2008-02-01 | 삼성전자주식회사 | 통신 시스템 및 통신 시스템 제어방법 |
-
1982
- 1982-12-03 JP JP57212468A patent/JPS59104799A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104799A (ja) | 1984-06-16 |
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