JPS6134618A - メモリクリア制御方式 - Google Patents
メモリクリア制御方式Info
- Publication number
- JPS6134618A JPS6134618A JP15806684A JP15806684A JPS6134618A JP S6134618 A JPS6134618 A JP S6134618A JP 15806684 A JP15806684 A JP 15806684A JP 15806684 A JP15806684 A JP 15806684A JP S6134618 A JPS6134618 A JP S6134618A
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- JP
- Japan
- Prior art keywords
- memory
- memory element
- element group
- clear
- memory clear
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置のメモリクリア制御方式に関し、特に
中央処理装置等の上位装置により実行されるメモリクリ
アの制御方式に関する。
中央処理装置等の上位装置により実行されるメモリクリ
アの制御方式に関する。
（従来の技術）
１ビット誤り訂正ならびに２ビツト誤シ検出を行うため
の誤シ訂正符号を使用し、ランダムアクセスメモリ素子
によってメモリアレイを構成する記憶装置では、電源を
投入する時にメモリ素子の記憶内容は不確定であり、デ
ータビットとの関係が誤り訂正符号の規則を満足しない
。このため、メモリアレイの全アドレスに対してあらか
じめ定められたデータを書込むことによってデータビッ
トと検査ビットとの関係を正しく訂正するためのメモリ
クリア動作を行っている。
の誤シ訂正符号を使用し、ランダムアクセスメモリ素子
によってメモリアレイを構成する記憶装置では、電源を
投入する時にメモリ素子の記憶内容は不確定であり、デ
ータビットとの関係が誤り訂正符号の規則を満足しない
。このため、メモリアレイの全アドレスに対してあらか
じめ定められたデータを書込むことによってデータビッ
トと検査ビットとの関係を正しく訂正するためのメモリ
クリア動作を行っている。
第８図は、従来技術によるメモリアレイの構成例を示す
概念図である。第８図を参照すると、メモリアレイはｎ
個のメモリ素子群Ｍ−１，Ｍ−２゜・・・Ｍ−ｎから構
成され、各メモリ素子群は複数個のメモリ素子によって
構成されている。仮に、各メモリ素子群かに語（ワード
）のアドレスを有するものとすると、従来、このような
メモリアレイのメモリクリア動作は一語づつ、順次あら
かじめ定められたデータ（書込みデータおよび検査ビッ
ト）を書込むように制御されておシ、メモリアレイの全
アドレスをメモリクリアするためには（ＫＸｎ）回のア
クセスが必要である。したがって、メモリクリア動作の
所要時間はメモリ素子群の数ｎに比例するため、最近の
ように記憶装置が大容量化されていると、記憶装置の大
容量化に伴って所要時間は飛躍的に増大している。
概念図である。第８図を参照すると、メモリアレイはｎ
個のメモリ素子群Ｍ−１，Ｍ−２゜・・・Ｍ−ｎから構
成され、各メモリ素子群は複数個のメモリ素子によって
構成されている。仮に、各メモリ素子群かに語（ワード
）のアドレスを有するものとすると、従来、このような
メモリアレイのメモリクリア動作は一語づつ、順次あら
かじめ定められたデータ（書込みデータおよび検査ビッ
ト）を書込むように制御されておシ、メモリアレイの全
アドレスをメモリクリアするためには（ＫＸｎ）回のア
クセスが必要である。したがって、メモリクリア動作の
所要時間はメモリ素子群の数ｎに比例するため、最近の
ように記憶装置が大容量化されていると、記憶装置の大
容量化に伴って所要時間は飛躍的に増大している。
一方、近年の半導体技術の発展により、メモリ素子の記
憶容量についても飛躍的に増加している。
憶容量についても飛躍的に増加している。
これはメモリ素子のアドレス数Ｋが増加しているためで
あシ、シたがって上記のよう外大容量のメモリ素子を使
用した記憶装置では、メモリクリア動作の所要時間がメ
モリ素子のアドレス数Ｋにも比例するので、やはシ所要
時間が増大することになる。
あシ、シたがって上記のよう外大容量のメモリ素子を使
用した記憶装置では、メモリクリア動作の所要時間がメ
モリ素子のアドレス数Ｋにも比例するので、やはシ所要
時間が増大することになる。
（発明の解決すべき問題点）
以上説明したように記憶装置の大容量化に伴ってメモリ
クリア動作の所要時間が増大する傾向にあシ、次第にこ
の所要時間は無視できなくなってきた。
クリア動作の所要時間が増大する傾向にあシ、次第にこ
の所要時間は無視できなくなってきた。
本発明の目的は、記憶装置の記憶情報を初期設定するだ
めのメモリクリア動作時に複数個のメモリ素子群に対し
てあらかじめ定められたデータを同時に書込むように制
御することにより上記欠点を除去し、メモリクリア動作
の所要時間を短縮できるように構成したメモリクリア制
御方式を提供することにある。
めのメモリクリア動作時に複数個のメモリ素子群に対し
てあらかじめ定められたデータを同時に書込むように制
御することにより上記欠点を除去し、メモリクリア動作
の所要時間を短縮できるように構成したメモリクリア制
御方式を提供することにある。
（問題点を解決するための手段）
本発明によるメモリクリア制御方式は′、アドレス指定
手段を備えた中央処理装置と、第１の複数のメモリブロ
ックと、第１および第２のデコーダと、データ制御回路
とを具備して実現したものである。
手段を備えた中央処理装置と、第１の複数のメモリブロ
ックと、第１および第２のデコーダと、データ制御回路
とを具備して実現したものである。
中央処理装置は、メモリクリア動作時のメモリクリアア
ドレスを発生するためのアドレス指定手段を備えたもの
である。
ドレスを発生するためのアドレス指定手段を備えたもの
である。
第２の複数のメモリブロックは、それぞれ第１の複数の
メモリ素子群より構成されたものである。
メモリ素子群より構成されたものである。
第１のデコーダは、中央処理装置からの指定により第１
の複数のメモリブロックの内部のどのメモリ素子群をア
クセスするかを指定するためのものである。
の複数のメモリブロックの内部のどのメモリ素子群をア
クセスするかを指定するためのものである。
第２のデコーダは、中央処理装置からの指定により第２
の複数のメモリブロックのうちのいずれのメモリブロッ
クをアクセスするかを指定するためのものである。
の複数のメモリブロックのうちのいずれのメモリブロッ
クをアクセスするかを指定するためのものである。
データ制御回路は、メモリクリア動作時に複数個のメモ
リ素子群に対してあらかじめ定められたデータを同時に
書込むためのものである。
リ素子群に対してあらかじめ定められたデータを同時に
書込むためのものである。
（実施例）
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は、本発明によるメモリクリア制御方式を実現す
る実施例を示すブロック図である。第１図において、１
は中央処理装置、２は記憶装置である。記憶装置２はデ
ータ制御回路３と、デコード回路４．５と、タイミング
発生回路６と、ＡＮＤゲー）１１．１２．２１．２２と
、メモリブロック１００，２００とから成立つ。メモリ
ブロック１００は複数個のメモリ素子から成るメモリ素
子群１０１，１０２から構成され、同様にメモリブロッ
ク２００はメモリ素子群２０１．２０２から構成されて
いる。
る実施例を示すブロック図である。第１図において、１
は中央処理装置、２は記憶装置である。記憶装置２はデ
ータ制御回路３と、デコード回路４．５と、タイミング
発生回路６と、ＡＮＤゲー）１１．１２．２１．２２と
、メモリブロック１００，２００とから成立つ。メモリ
ブロック１００は複数個のメモリ素子から成るメモリ素
子群１０１，１０２から構成され、同様にメモリブロッ
ク２００はメモリ素子群２０１．２０２から構成されて
いる。
データ制御回路３は誤り訂正機能、または誤シ検出機能
を有し、書込み動作においては中央処理装置１から転送
される書込みデータを受信し、上記書込みデータに対し
て検査ビットを付加してデータバスによってそれぞれの
メモリ素子群１０１゜１０２．２０１．２０２にデータ
ＶＤＴ（書込みデータおよび検査ビット）を供給する。
を有し、書込み動作においては中央処理装置１から転送
される書込みデータを受信し、上記書込みデータに対し
て検査ビットを付加してデータバスによってそれぞれの
メモリ素子群１０１゜１０２．２０１．２０２にデータ
ＶＤＴ（書込みデータおよび検査ビット）を供給する。
読出し動作については、本発明とは直接関係がないので
説明を省略する。デコード回路４け各メモリブロックの
内部のどのメモリ素子群をアクセスするかを指定する回
路であり、中央処理装置１から転送されるアドレスのう
ちからメモリ素子群指定アドレスＣＡをデコードし、メ
モリ素子群指定信号Ｃ８Ｏ，Ｃ８１０両方を発生する。
説明を省略する。デコード回路４け各メモリブロックの
内部のどのメモリ素子群をアクセスするかを指定する回
路であり、中央処理装置１から転送されるアドレスのう
ちからメモリ素子群指定アドレスＣＡをデコードし、メ
モリ素子群指定信号Ｃ８Ｏ，Ｃ８１０両方を発生する。
中央処理装置１がメモリクリア動作を開始したときにメ
モリクリア状態信号ＭＣＬはセットされ、メモリクリア
動作が終了したときにリセットされる。メモリ素子群指
定信号Ｃ８Ｏ、Ｃ８１は共にメモリクリア状態信号ＭＣ
Ｌによって制御され、メモリクリア動作時にはメモリ素
子群指定アドレスＣＡに関係なくＣ３Ｏ２Ｃ８１の両方
は論理％１ ｌになる。
モリクリア状態信号ＭＣＬはセットされ、メモリクリア
動作が終了したときにリセットされる。メモリ素子群指
定信号Ｃ８Ｏ、Ｃ８１は共にメモリクリア状態信号ＭＣ
Ｌによって制御され、メモリクリア動作時にはメモリ素
子群指定アドレスＣＡに関係なくＣ３Ｏ２Ｃ８１の両方
は論理％１ ｌになる。
また、中央処理装置１が通常のメモリアクセスを行うと
きには、上記メモリクリア状態信号ＭＣＬはセットされ
ていないので、メモリ素子群指定信号Ｃ８ＯまたはＣ８
１は一方だけが論理−】〃となる。デコード回路５は中
央処理装置１からのアドレスのうち、ブロックアドレス
ＢＡを解読してメモリブロック指定信号ＢＳＯまたはＢ
Ｓｌのうちの一方を論理＼Ｖ１〃にセットする。メモリ
ブロック指定信号ＢＳＯが論理気１１のときにはメモリ
ブロック１００が指定され、メモリブロック指定信号Ｂ
Ｓ１が論理％ 】 ｌのときはメモリブロック２００が
指定される。タイミング発生回路６は各メモリ素子群１
０１．１０２，２０１．２０２をアクセスするためのタ
イミング信号ＷＴＭｆ発生する。
きには、上記メモリクリア状態信号ＭＣＬはセットされ
ていないので、メモリ素子群指定信号Ｃ８ＯまたはＣ８
１は一方だけが論理−】〃となる。デコード回路５は中
央処理装置１からのアドレスのうち、ブロックアドレス
ＢＡを解読してメモリブロック指定信号ＢＳＯまたはＢ
Ｓｌのうちの一方を論理＼Ｖ１〃にセットする。メモリ
ブロック指定信号ＢＳＯが論理気１１のときにはメモリ
ブロック１００が指定され、メモリブロック指定信号Ｂ
Ｓ１が論理％ 】 ｌのときはメモリブロック２００が
指定される。タイミング発生回路６は各メモリ素子群１
０１．１０２，２０１．２０２をアクセスするためのタ
イミング信号ＷＴＭｆ発生する。
メモリブロック指定信号ＢＳＯ，ＢＳ１と、メモリ素子
群指定信号Ｃ８Ｏ，Ｃ８１と、タイミング信号ＷＴＭと
を第２図に示す真理値表に従ってＡＮＤゲート１１，１
２，２１．２２に入力すると、アクセスすべきメモリ素
子群が決定される。
群指定信号Ｃ８Ｏ，Ｃ８１と、タイミング信号ＷＴＭと
を第２図に示す真理値表に従ってＡＮＤゲート１１，１
２，２１．２２に入力すると、アクセスすべきメモリ素
子群が決定される。
第２図を参照すると、中央処理装置１が通常のメモリア
クセスを行うときにはメモリクリア状態信号ＭＣＬが論
理％０〃であり、タイミング信号ＷＴＭ１０１ 、ＷＴ
Ｍｌ ０２ 、ＷＴＭ２０１ 、ＷＴＭ２０２のうちの
いずれか一つによって１個のメモリ素子群がアクセスさ
れる。一方、メモリクリア動作時にはメモリクリア状態
信号Ｍ ＣＩ、が論理％１ Ｎであり、メモリ素子群指
定信号ｃｓｏ、ｃＳ１が共に論理％１１とたる。したが
って、メモリブロック指定信号ＢＣＯが論理−ＩＮのと
きにはタイミング信号ＷＴＭ１０１がメモリ素子群１０
１に供給され、同時にタイミング信号ＷＴＭ１０２がメ
モリ素子群１０２に供給される。また、メモリブロック
指定信号Ｂ８１が論理ｔ１ ｌのときにはタイミング信
号Ｗ’ｌ’Ｍ２Ｏ１がメモリ素子群２０１に供給され、
同時にタイミング信号ＷＴＭ２０２がメモリ素子群２０
２に供給される。
クセスを行うときにはメモリクリア状態信号ＭＣＬが論
理％０〃であり、タイミング信号ＷＴＭ１０１ 、ＷＴ
Ｍｌ ０２ 、ＷＴＭ２０１ 、ＷＴＭ２０２のうちの
いずれか一つによって１個のメモリ素子群がアクセスさ
れる。一方、メモリクリア動作時にはメモリクリア状態
信号Ｍ ＣＩ、が論理％１ Ｎであり、メモリ素子群指
定信号ｃｓｏ、ｃＳ１が共に論理％１１とたる。したが
って、メモリブロック指定信号ＢＣＯが論理−ＩＮのと
きにはタイミング信号ＷＴＭ１０１がメモリ素子群１０
１に供給され、同時にタイミング信号ＷＴＭ１０２がメ
モリ素子群１０２に供給される。また、メモリブロック
指定信号Ｂ８１が論理ｔ１ ｌのときにはタイミング信
号Ｗ’ｌ’Ｍ２Ｏ１がメモリ素子群２０１に供給され、
同時にタイミング信号ＷＴＭ２０２がメモリ素子群２０
２に供給される。
すなわち、中央処理装置１がメモリクリア動作を実行す
るときには、常に２個のメモリ素子群にタイミング信号
が同時に供給されることになシ、中央処理装置１から転
送されるアドレスのうちのメモリ素子アドレスＭＡによ
って指定されるアドレスにあらかじめ定められたデータ
が書込まれる。
るときには、常に２個のメモリ素子群にタイミング信号
が同時に供給されることになシ、中央処理装置１から転
送されるアドレスのうちのメモリ素子アドレスＭＡによ
って指定されるアドレスにあらかじめ定められたデータ
が書込まれる。
したがって、メモリアレイの全アドレスについてメモリ
クリア動作を行うためのアクセス回数は本実施例では従
来の１／２となってメモリクリア動作の所要時間を短縮
することが可能である。
クリア動作を行うためのアクセス回数は本実施例では従
来の１／２となってメモリクリア動作の所要時間を短縮
することが可能である。
以上に説明した実施例では、メモリブロックの数と、各
メモリブロックの内部のメモリ素子群の数とをそれぞれ
２としたが、これらの数量は上記に限定されるものでは
ない。例えに１メモリブロツクの数を４としてもメモリ
クリア動作の所要時間を短縮する効果については何らの
影響はない。
メモリブロックの内部のメモリ素子群の数とをそれぞれ
２としたが、これらの数量は上記に限定されるものでは
ない。例えに１メモリブロツクの数を４としてもメモリ
クリア動作の所要時間を短縮する効果については何らの
影響はない。
また、本実施例ではメモリクリア状態信号ＭＣＬによっ
てメモリ素子群指定信号を制御してメモリクリア動作の
所要時間を短縮したが、メモリ素子群指定信号の代わり
にメモリブロック指定信号を制御するように構成しても
同様の効果が得られることは容易に理解される。
てメモリ素子群指定信号を制御してメモリクリア動作の
所要時間を短縮したが、メモリ素子群指定信号の代わり
にメモリブロック指定信号を制御するように構成しても
同様の効果が得られることは容易に理解される。
（発明の効果）
本発明には以上説明したように、記憶装置のメモリクリ
アを行うときに、複数個のメモリ素子群へ同時に書込み
を行うように制御することにより、メモリクリアの所要
時間を短縮できるという効果がある。
アを行うときに、複数個のメモリ素子群へ同時に書込み
を行うように制御することにより、メモリクリアの所要
時間を短縮できるという効果がある。
第１図は、本発明によるメモリクリア制御方式を実現す
るための一実施例を示すブロック図である。 第２図は、第１図に示す装置を動作させるための信号の
真理値を示す図である。 第８図は、従来技術によるメモリ素子によって構成した
メモリアレイの一例を示す構成図である。 １・ｅ・中央処理装置 ２・φ・記憶装置 ３・・・データ制御回路 ４．５・・・デコーダ ６・魯・タイミング発生回路 １１．１２，２１．２２ −Φ・ＡＮＤゲート１００．
２００・・参メモリブロック １０１．１０２，２０１，２０２−・ メモリ素子群Ｍ
ＣＬ、ＭＡ、ＢＡ、ＣＡ、ＢＳＯ，ＢＳｌ 、Ｃ８Ｏ。 Ｃ８１、ＷＤＴ 、ＷＴＭｌ ０１ 、ＷＴＭｌ ０２
。
るための一実施例を示すブロック図である。 第２図は、第１図に示す装置を動作させるための信号の
真理値を示す図である。 第８図は、従来技術によるメモリ素子によって構成した
メモリアレイの一例を示す構成図である。 １・ｅ・中央処理装置 ２・φ・記憶装置 ３・・・データ制御回路 ４．５・・・デコーダ ６・魯・タイミング発生回路 １１．１２，２１．２２ −Φ・ＡＮＤゲート１００．
２００・・参メモリブロック １０１．１０２，２０１，２０２−・ メモリ素子群Ｍ
ＣＬ、ＭＡ、ＢＡ、ＣＡ、ＢＳＯ，ＢＳｌ 、Ｃ８Ｏ。 Ｃ８１、ＷＤＴ 、ＷＴＭｌ ０１ 、ＷＴＭｌ ０２
。
Claims (1)
- メモリクリア動作時のメモリクリアアドレスを発生する
ためのアドレス指定手段を備えた中央処理装置と、それ
ぞれ第１の複数のメモリ素子群より構成された第２の複
数のメモリブロックと、前記中央処理装置からの指定に
より前記第２の複数のメモリブロックの内部のどのメモ
リ素子群をアクセスするかを指定するための第１のデコ
ーダと、前記中央処理装置からの指定により前記第２の
複数のメモリブロックのうちのいずれのメモリブロック
をアクセスするかを指定するための第２のデコーダと、
前記メモリクリア動作時に前記複数個のメモリ素子群に
対してあらかじめ定められたデータを同時に書込むため
のデータ制御回路とを具備して構成することにより実現
したことを特徴とするメモリクリア制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15806684A JPS6134618A (ja) | 1984-07-27 | 1984-07-27 | メモリクリア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15806684A JPS6134618A (ja) | 1984-07-27 | 1984-07-27 | メモリクリア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134618A true JPS6134618A (ja) | 1986-02-18 |
Family
ID=15663550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15806684A Pending JPS6134618A (ja) | 1984-07-27 | 1984-07-27 | メモリクリア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134618A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282863A (ja) * | 1987-05-15 | 1988-11-18 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH02116161A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
-
1984
- 1984-07-27 JP JP15806684A patent/JPS6134618A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282863A (ja) * | 1987-05-15 | 1988-11-18 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH02116161A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
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