JPS61204751A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS61204751A JPS61204751A JP4582285A JP4582285A JPS61204751A JP S61204751 A JPS61204751 A JP S61204751A JP 4582285 A JP4582285 A JP 4582285A JP 4582285 A JP4582285 A JP 4582285A JP S61204751 A JPS61204751 A JP S61204751A
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- JP
- Japan
- Prior art keywords
- way
- storage device
- address
- control
- bank
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、基本的に独立動作が可能なバンクに分離され
た、２ウェイ・インタリーブ構成をとる記憶装置におい
て、記憶装置共通制御部および各バンクのアドレス制御
部に、２ウェイ／１ウェイ切換制御回路を具備すること
により、いずれか一方のバンクを論理的に切離し、１ウ
ェイでの動作も可能としたものである。
た、２ウェイ・インタリーブ構成をとる記憶装置におい
て、記憶装置共通制御部および各バンクのアドレス制御
部に、２ウェイ／１ウェイ切換制御回路を具備すること
により、いずれか一方のバンクを論理的に切離し、１ウ
ェイでの動作も可能としたものである。
本発明は、記憶装置の制御方式に関し、特に、２ウェイ
・インタリーブ構成の記憶装置の制御方式に関する。
・インタリーブ構成の記憶装置の制御方式に関する。
データ処理装置の性能を決定する１つの要素として記憶
装置のサイクルタイムがあるが、性能の向上を目的とし
て、記憶装置を二分して、並列制御が可能な２ウェイ（
ＷＡＹ）構成をとる場合がある。この構成をとると、連
続して記憶装置へのアクセス要求が発生した場合でも、
その論理的なアクセスアドレスが、物理的に異なるバン
クに対するものであれば、最初のアクセス要求に対する
記憶装置のサイクルタイムの□終了を待つことなく、次
のアクセス要求による記憶装置のサイクルを取ることが
可能である。
装置のサイクルタイムがあるが、性能の向上を目的とし
て、記憶装置を二分して、並列制御が可能な２ウェイ（
ＷＡＹ）構成をとる場合がある。この構成をとると、連
続して記憶装置へのアクセス要求が発生した場合でも、
その論理的なアクセスアドレスが、物理的に異なるバン
クに対するものであれば、最初のアクセス要求に対する
記憶装置のサイクルタイムの□終了を待つことなく、次
のアクセス要求による記憶装置のサイクルを取ることが
可能である。
このように２ウェイ・インタリーブ構成された記憶装置
において、例えば２ウェイのうちの片方のバンクに固定
障害が発生した場合に、従来は、記憶装置全体のダウン
となり、システムダウンをもた・らしていた。
において、例えば２ウェイのうちの片方のバンクに固定
障害が発生した場合に、従来は、記憶装置全体のダウン
となり、システムダウンをもた・らしていた。
上記の点を解決するために本発明は、それぞれ独立動作
が可能な第１および第２のメモリバンク（１４，１５）
と、該第１および第２のメモリバンク（１４，１５）に
それぞれ対応してもうけられる第１および第２のアドレ
ス制御部（８，９）と、該第１および第２のアドレス制
御部（８，９）を共通に制御する記憶装置共通制御部（
１）とをそなえ、２ウェイ・インタリーブ構成をとるこ
とが可能なようにされた記憶装置において、上記記憶装
置共通制御部（１）に、上記第１および第２のいずれか
一方のアドレス制御部（８，９）に対してのみ制御信号
（４，５）を送出せしめる２ウェイ／１ウェイ切換制御
回路手段（２８）を具備するとともに、上記第１および
第２のアドレス制御部（８，９）の各々に、上、記憶装
置１制御部（１）からの制御信号（４，５）にもとづい
て自アドレス制御部（８，９）に対応するメモリバンク
（１４，１５）を常時論理的に結合状態とするか、また
は常時論理的に切離し状態とする２ウェイ／１ウェイ切
換え制御回路手段（２７）を具備し、上記２つのメモリ
バンク（１４，１５）を使用する２ウェイ・インタリー
ブ動作および上記いずれか１つの選択されたメモリバン
ク（１４゜１５）のみを使用する１ウェイ動作のいずれ
の動作をも可能としたことを特徴とする。
が可能な第１および第２のメモリバンク（１４，１５）
と、該第１および第２のメモリバンク（１４，１５）に
それぞれ対応してもうけられる第１および第２のアドレ
ス制御部（８，９）と、該第１および第２のアドレス制
御部（８，９）を共通に制御する記憶装置共通制御部（
１）とをそなえ、２ウェイ・インタリーブ構成をとるこ
とが可能なようにされた記憶装置において、上記記憶装
置共通制御部（１）に、上記第１および第２のいずれか
一方のアドレス制御部（８，９）に対してのみ制御信号
（４，５）を送出せしめる２ウェイ／１ウェイ切換制御
回路手段（２８）を具備するとともに、上記第１および
第２のアドレス制御部（８，９）の各々に、上、記憶装
置１制御部（１）からの制御信号（４，５）にもとづい
て自アドレス制御部（８，９）に対応するメモリバンク
（１４，１５）を常時論理的に結合状態とするか、また
は常時論理的に切離し状態とする２ウェイ／１ウェイ切
換え制御回路手段（２７）を具備し、上記２つのメモリ
バンク（１４，１５）を使用する２ウェイ・インタリー
ブ動作および上記いずれか１つの選択されたメモリバン
ク（１４゜１５）のみを使用する１ウェイ動作のいずれ
の動作をも可能としたことを特徴とする。
本発明は、２ウェイ・インクリーブ構成された記憶装置
に、２ウェイ／１ウェイ切換え回路を付加し、一方のメ
モリバンクに固定障害が発生した場合でも、残りのメモ
リバンクのみで動作可能としたものである。
に、２ウェイ／１ウェイ切換え回路を付加し、一方のメ
モリバンクに固定障害が発生した場合でも、残りのメモ
リバンクのみで動作可能としたものである。
これにより、１つのメモリバンクの障害によるシステム
ダウンをまぬがれることが可能となる。
ダウンをまぬがれることが可能となる。
第１図は、本発明による１実施例の記憶装置のブロック
図であり、図中、１は記憶装置制御部（ＭＳＣ）、２は
アドレス／ライトデータ転送バス（ＺＢ） 、３はリー
ドデータ転送バス（ＲＤＢ）、４は記憶装置１制御信号
（ＭＳ Ｉ Ｃ３） 、５は記憶装置２制御信号（ＭＳ
２Ｃ３） 、６は記憶装置１アドレスレジスタ（ＳＡＲ
Ｉ） 、７は記憶装置２アドレスレジスタ（ＳＡＲ２）
、８は記憶装置１制御部（ＭＳＩＣ）、９は記憶装置
２制御部（Ｍ３２Ｃ）、１０は記憶装置１チツプアドレ
ス（ＭＳＩＣＡ） 、１１は記憶装置２チップアドレス
信号（Ｍ３２ＣＣ） 、１４は記憶装置１（ＭＳＩ）、
１５は記憶装置２ （ＭＳ２） 、１６は記憶装置１リ
ードデータ（ＭＳＩＲＤ） 、１７は記憶装置２リード
データ（ＭＳ２ＲＤ） 、１８はライトデータレジスタ
（ＷＤＲ） 、１９はチェックピット作成部（ＣＧ）、
２０はライトデータ（ＷＤ） 、２１はり一ドデータ選
択部（ＲＤＭＰＸ） 、２２はリードデータ格納レジス
タ（ＳＤＲ） 、２３はＥＣＣチェック部（ＦＣＣ）
、２４は記憶装置要求信号（ＭＳＲＱ） 、２５は管理
装置（Ｍｏｓｓ）、２６は２ウェイ／１ウェイ切換指示
信号（ＷＳＥＬ）である。
図であり、図中、１は記憶装置制御部（ＭＳＣ）、２は
アドレス／ライトデータ転送バス（ＺＢ） 、３はリー
ドデータ転送バス（ＲＤＢ）、４は記憶装置１制御信号
（ＭＳ Ｉ Ｃ３） 、５は記憶装置２制御信号（ＭＳ
２Ｃ３） 、６は記憶装置１アドレスレジスタ（ＳＡＲ
Ｉ） 、７は記憶装置２アドレスレジスタ（ＳＡＲ２）
、８は記憶装置１制御部（ＭＳＩＣ）、９は記憶装置
２制御部（Ｍ３２Ｃ）、１０は記憶装置１チツプアドレ
ス（ＭＳＩＣＡ） 、１１は記憶装置２チップアドレス
信号（Ｍ３２ＣＣ） 、１４は記憶装置１（ＭＳＩ）、
１５は記憶装置２ （ＭＳ２） 、１６は記憶装置１リ
ードデータ（ＭＳＩＲＤ） 、１７は記憶装置２リード
データ（ＭＳ２ＲＤ） 、１８はライトデータレジスタ
（ＷＤＲ） 、１９はチェックピット作成部（ＣＧ）、
２０はライトデータ（ＷＤ） 、２１はり一ドデータ選
択部（ＲＤＭＰＸ） 、２２はリードデータ格納レジス
タ（ＳＤＲ） 、２３はＥＣＣチェック部（ＦＣＣ）
、２４は記憶装置要求信号（ＭＳＲＱ） 、２５は管理
装置（Ｍｏｓｓ）、２６は２ウェイ／１ウェイ切換指示
信号（ＷＳＥＬ）である。
第２図は、第１図図示、記憶装置１ （２）制御部８
（９）の内部構成図である。また、第３図は、第１図図
示、記憶装置制御部１の内部構成図である。第２図、第
３図において第１図と同一番号のものは同一のものを示
し、第２図における２７および第３図における２８はそ
れぞれ、２ウェイ／１ウェイ選択回路である。
（９）の内部構成図である。また、第３図は、第１図図
示、記憶装置制御部１の内部構成図である。第２図、第
３図において第１図と同一番号のものは同一のものを示
し、第２図における２７および第３図における２８はそ
れぞれ、２ウェイ／１ウェイ選択回路である。
記憶装置（以下、ＭＳと略す）はバンク１ （ＭＳｌ
）１４とバンク２ （ＭＳ２）１５に分離されており、
それぞれのアドレッシングおよび制御信号も独立してい
る。ＭＳＩとＭＳ２は、図示しない制御装置より送出さ
れる論理アドレスに対応して分離されており、１バイト
を１アドレスとして、論理アドレスが８ｎ〜８ｎ＋３で
あればＭＳＩ、８ｎ＋４〜８ｎ＋７であればＭＳ２への
アクセスとなる。（尚、ＭＳＩ、ＭＳ２への読出し／書
込みは４バイト（３２データビツト＋７ ＥＣＣビット
）である。） 以下に第１図に示すＭＳの動作を説明する。図示しない
制御装置が信号２４によりＭＳへの要求をオンとすると
共に論理アドレスをバス２へのせてＭＳへ送出すると、
記憶装置制御部１ （ＭＳＣ）は、バス２上のバンク
識別ビットである２２ ビットを取り込み、その値と
信号２４との論理積とによってＭＳＩあるいはＭＳ２へ
の要求を発生する。
）１４とバンク２ （ＭＳ２）１５に分離されており、
それぞれのアドレッシングおよび制御信号も独立してい
る。ＭＳＩとＭＳ２は、図示しない制御装置より送出さ
れる論理アドレスに対応して分離されており、１バイト
を１アドレスとして、論理アドレスが８ｎ〜８ｎ＋３で
あればＭＳＩ、８ｎ＋４〜８ｎ＋７であればＭＳ２への
アクセスとなる。（尚、ＭＳＩ、ＭＳ２への読出し／書
込みは４バイト（３２データビツト＋７ ＥＣＣビット
）である。） 以下に第１図に示すＭＳの動作を説明する。図示しない
制御装置が信号２４によりＭＳへの要求をオンとすると
共に論理アドレスをバス２へのせてＭＳへ送出すると、
記憶装置制御部１ （ＭＳＣ）は、バス２上のバンク
識別ビットである２２ ビットを取り込み、その値と
信号２４との論理積とによってＭＳＩあるいはＭＳ２へ
の要求を発生する。
（２ウェイ動作時は、信号２６によって第３図の２ウェ
イ／１ウェイ選択回路２８はバス２の２２ビツトをセレ
クトしている。）、このときＭＳＩ（あるいはＭＳ２）
がＭＳサイクルに入れる状態であれば、次マシンサイク
ルより直ちにＭＳサイクルに入りＭＳ１制御信号４（あ
るいはＭＳ２制御信号５）を活性化すると同時にＭＳＩ
（あるいはＭＳ２）のアドレスレジスタである５ＡＲＩ
（ＳＡＲ２）へバス２の信号群を格納する。
イ／１ウェイ選択回路２８はバス２の２２ビツトをセレ
クトしている。）、このときＭＳＩ（あるいはＭＳ２）
がＭＳサイクルに入れる状態であれば、次マシンサイク
ルより直ちにＭＳサイクルに入りＭＳ１制御信号４（あ
るいはＭＳ２制御信号５）を活性化すると同時にＭＳＩ
（あるいはＭＳ２）のアドレスレジスタである５ＡＲＩ
（ＳＡＲ２）へバス２の信号群を格納する。
ここで各ＭＳは第４図に示す様なアレイ構造を成してお
り、１チツプは１ビツトＸ２５６にの容量を有する素子
で構成されており、アドレス線１０および１１は制御信
号であるＲＡＳ／ＣＡＳに同期して多重化されている。
り、１チツプは１ビツトＸ２５６にの容量を有する素子
で構成されており、アドレス線１０および１１は制御信
号であるＲＡＳ／ＣＡＳに同期して多重化されている。
第２図で、２ウェイ動作時は、２ウェイ／１ウェイ選択
回路２７は全て左側の入力信号が選択された状態である
ので、５ＡＲＩ （ＳＡＲ２）６ （７）の２１３〜２
″ ビットのデコードによって各列へのチップ群への制
御信号をゲートすることで列選択を行っている。一方、
２′〜２”２ ビットをＲＯＷアドレス、２１′ 〜
２６ をＣＯＬＵＭＮアドレスとして、ＭＳＣＩより
供給されるメモリアドレス選択信号（ＭＡＤＳ）により
選択してチップアドレス１１あるいは１２により全チッ
プへ供給している。
回路２７は全て左側の入力信号が選択された状態である
ので、５ＡＲＩ （ＳＡＲ２）６ （７）の２１３〜２
″ ビットのデコードによって各列へのチップ群への制
御信号をゲートすることで列選択を行っている。一方、
２′〜２”２ ビットをＲＯＷアドレス、２１′ 〜
２６ をＣＯＬＵＭＮアドレスとして、ＭＳＣＩより
供給されるメモリアドレス選択信号（ＭＡＤＳ）により
選択してチップアドレス１１あるいは１２により全チッ
プへ供給している。
上記構成のＭＳはバス２．ＷＤＲ１８，ＣＣｌ２、及び
読出しデータバスであるバス３を共用している以外は基
本的に独立しており、重複動作が可能である。
読出しデータバスであるバス３を共用している以外は基
本的に独立しており、重複動作が可能である。
この様に２ウェイ動作での稼働中に例えばＭＳ２に障害
が発生したとする。管理装置２５は固定障害であること
を認識すると、信号２６により１ウェイ・ＭＳＩ選択モ
ードとする。信号２６の変化により第３図の２ウェイ７
１ウェイ選択回路２８は論理“１”の選択に変化する。
が発生したとする。管理装置２５は固定障害であること
を認識すると、信号２６により１ウェイ・ＭＳＩ選択モ
ードとする。信号２６の変化により第３図の２ウェイ７
１ウェイ選択回路２８は論理“１”の選択に変化する。
また第２図の２ウェイ／１ウェイ選択回路２７は右側の
信号群−の選択となる。第３図の論理 “１”の発生により、ＭＳ２への要求信号（ＭＳ２ＲＱ
）は常時“０”となり、論理アドレスに依存することな
く、常にＭＳＩへの固定要求となる。
信号群−の選択となる。第３図の論理 “１”の発生により、ＭＳ２への要求信号（ＭＳ２ＲＱ
）は常時“０”となり、論理アドレスに依存することな
く、常にＭＳＩへの固定要求となる。
また第２図に示す回路の切換制御により、ＭＳｌのアド
レッシングは連続的となる。つまり２ウェイモードでは
論理アドレスの８ｎ＋Ｏ〜８ｎ＋３のみが物理的に存在
するＭＳＩのアドレスであったが、上記切換えにより全
アドレス（ただし全容量としては〃）がＭＳＩのアドレ
スとなる。即ち上記切換えにより、ＭＳＩのみを使用す
る１つ工路２８が信号２６によって論理“０”選択とな
り、ＭＳへの要求は常にＭＳ２への要求となりＭＳＩが
論理的に切離され、ＭＳ２のみを使用する１ウェイ動作
が可能となる。
レッシングは連続的となる。つまり２ウェイモードでは
論理アドレスの８ｎ＋Ｏ〜８ｎ＋３のみが物理的に存在
するＭＳＩのアドレスであったが、上記切換えにより全
アドレス（ただし全容量としては〃）がＭＳＩのアドレ
スとなる。即ち上記切換えにより、ＭＳＩのみを使用す
る１つ工路２８が信号２６によって論理“０”選択とな
り、ＭＳへの要求は常にＭＳ２への要求となりＭＳＩが
論理的に切離され、ＭＳ２のみを使用する１ウェイ動作
が可能となる。
本発明によれば、２ウェイのうちの片方のパンを行うこ
とができ、そのためシステムダウンを防ぎ、高信頼性な
システムを提供できるという効果をもたらす。
とができ、そのためシステムダウンを防ぎ、高信頼性な
システムを提供できるという効果をもたらす。
第１図は本発明による１実施例の記憶装置のブロック図
、第２図は記憶装置１ （２）制御部（ＭＳＩＣ，Ｍ５
２Ｃ）の内部構成図、第３図は記憶装置制御部（ＭＳＣ
）の内部構成図、第４図は記憶装置のアレイ構造を示す
図である。 図中、１は記憶装置制御部、８は記憶装置１制御部、９
は記憶装置２制御部、１４は記憶装置１゜１５は記憶装
置２．２７と２８はそれぞれ２ウェイ／１ウェイ選択回
路である。 本発明によるＩ実撹例の記づ危装置の７−Ｏｙ７図第図
画 図 記・１ゑ、装置１（２）制御部の内部構成図画 ２ 閏 記憶、装置制御部の内部構成図 第３図
、第２図は記憶装置１ （２）制御部（ＭＳＩＣ，Ｍ５
２Ｃ）の内部構成図、第３図は記憶装置制御部（ＭＳＣ
）の内部構成図、第４図は記憶装置のアレイ構造を示す
図である。 図中、１は記憶装置制御部、８は記憶装置１制御部、９
は記憶装置２制御部、１４は記憶装置１゜１５は記憶装
置２．２７と２８はそれぞれ２ウェイ／１ウェイ選択回
路である。 本発明によるＩ実撹例の記づ危装置の７−Ｏｙ７図第図
画 図 記・１ゑ、装置１（２）制御部の内部構成図画 ２ 閏 記憶、装置制御部の内部構成図 第３図
Claims (1)
- それぞれ独立動作が可能な第１および第２のメモリバン
ク（１４、１５）と、該第１および第２のメモリバンク
（１４、１５）にそれぞれ対応してもうけられる第１お
よび第２のアドレス制御部（８、９）と、該第１および
第２のアドレス制御部（８、９）を共通に制御する記憶
装置共通制御部（１）とをそなえ、２ウェイ・インタリ
ーブ構成をとることが可能なようにされた記憶装置にお
いて、上記記憶装置共通制御部（１）に、上記第１およ
び第２のいずれか一方のアドレス制御部（８、９）に対
してのみ制御信号（４、５）を送出せしめる２ウェイ／
１ウェイ切換制御回路手段（２８）を具備するとともに
、上記第１および第２のアドレス制御部（８、９）の各
々に、上記記憶装置共通制御部（１）からの制御信号（
４、５）にもとづいて自アドレス制御部（８、９）に対
応するメモリバンク（１４、１５）を常時論理的に結合
状態とするか、または常時論理的に切離し状態とする２
ウェイ／１ウェイ切換え制御回路手段（２７）を具備し
、上記２つのメモリバンク（１４、１５）を使用する２
ウェイ・インタリーブ動作および上記いずれか１つの選
択されたメモリバンク（１４、１５）のみを使用する１
ウェイ動作のいずれの動作をも可能としたことを特徴と
する記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582285A JPS61204751A (ja) | 1985-03-08 | 1985-03-08 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4582285A JPS61204751A (ja) | 1985-03-08 | 1985-03-08 | 記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204751A true JPS61204751A (ja) | 1986-09-10 |
Family
ID=12729941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4582285A Pending JPS61204751A (ja) | 1985-03-08 | 1985-03-08 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
-
1985
- 1985-03-08 JP JP4582285A patent/JPS61204751A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
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