JPH0363096B2 - - Google Patents

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JPH0363096B2
JPH0363096B2 JP59127805A JP12780584A JPH0363096B2 JP H0363096 B2 JPH0363096 B2 JP H0363096B2 JP 59127805 A JP59127805 A JP 59127805A JP 12780584 A JP12780584 A JP 12780584A JP H0363096 B2 JPH0363096 B2 JP H0363096B2
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Description

【発明の詳細な説明】 〔産上の利用分野〕 本発明は計算機システムの記憶装置に係り、特
に複数の記憶バンクで構成される記憶装置のアク
セス制御方式に関する。
記憶装置を、並行して動作できる複数の記憶バ
ンクに分割して構成することにより、記憶装置の
実効的なデータ入出力速度を高める方式は、当分
野で広く行われている。
記憶装置に記憶データを入力し、記憶装置で読
み出したデータを出力するバスは、制御の容易性
や処理の効率性等から、データ転送方向別に、即
ち入力と出力に別個のバスを設けることが多い。
ところが１アクセス要求は入力と出力の何れか一
方を使用することになるので、バスの使用率は通
常それほど高くはならない。
〔従来の技術〕
第３図は上記のような記憶バンク構成の記憶装
置を使用するような比較的大型の計算機システム
の構成図である。
システムには一般に複数の中央処理装置１、複
数チヤネル処理装置２、及び保守、運用用の諸装
置３等があり、それらは記憶制御装置４を介して
主記憶である記憶装置５にアクセスする。
記憶制御装置４は各装置からの記憶装置アクセ
ス要求を受け付けて待ち行列を作り、要求を順番
に記憶装置５に転送し、記憶装置５から読み出さ
れたデータを要求元の中央処理装置１等へ転送す
る等の制御を行う。
第４図は記憶装置５の構成を示すブロツク図で
ある。記憶装置５はアレイ部１０と制御部１１で
構成され、アレイ部１０はデータを記憶する部分
で、複数の記憶バンク１２に分割されて、各記憶
バンク１２は互いに独立にデータの書込み及び読
出し動作を行うことができる。
なお、各記憶バンク１２への記憶アドレスの割
当は、図の左の記憶バンクの次のアドレスを右隣
の記憶バンクに置き、例えば１語８バイトの構成
として、バイトアドレスが左から右へ０、８、
16、24、32、…と進む方式、いわゆるインタリー
ブ方式がとられることが多いので、記憶装置５も
そのような構成をとるものとして説明する。
記憶制御装置４は中央処理装置１等から受け取
るアクセス要求情報に基づいて、記憶装置５のア
ドレスレジスタ１３にアクセスすべき記憶アドレ
スを、指令レジスタ１４に読出し／書込み等の指
令を設定し、又書込みの場合には同時に書込みデ
ータレジスタ１５にデータを設定する。
記憶装置５はアドレスレジスタ１３の内容の一
部をデコード回路１９でデコードした出力によつ
て記憶バンク１２の１を選択し、残部のアドレス
及び必要な指令、及び書込み時はデータレジスタ
１５のデータを、それぞれ該記憶バンク１２のア
ドレスレジスタ、データレジスタ等に転送するこ
とにより、記憶バンクの動作が行われる。
１アクセス要求が起動する記憶バンクは、常に
デコード回路１９の出力で指定される１記憶バン
クのみである。
読出し動作の場合は、その後読み出したデータ
が記憶バンク１２から読出しデータレジスタ１６
に設定され、該レジスタから記憶制御装置４へ転
送される。
記憶アドレス等を、アドレスレジスタ１３等か
ら記憶バンク１２のレジスタに設定する動作は１
サイクルで終わるが、各記憶バンク１２における
アクセス動作は通常数サイクルを要する。この時
間、動作中の記憶バンク１２はその動作に占有さ
れるが、他の記憶バンク１２は次々に起動するこ
とが可能である。
記憶バンク構成の記憶装置においては、このよ
うにして、最も高度に利用されたときは、毎サイ
クルごとに１語の読出しデータ又は書込みデータ
が記憶装置に入出力され得る。
〔発明が解決しようとする問題点〕
しかし、第４図に示すような従来の構成におい
ては、前記のデータ入出力速度が最高限度であつ
て、そのためにバス１７及び１８は高々何れか一
方が使用されるに過ぎず、両バスの平均使用率が
50％を越えることはない。
即ち、従来システムではバスの性能を十分に利
用できず、システムの価格対性能比の観点からそ
の有効な利用が望まれていた。
〔問題点を解決するための手段〕
本発明は少量の制御回路の追加によつて、バス
１７，１８の平均使用率が最高100％近くなるま
でデータ入出力速度を改善することができるアク
セス制御方式を提供することを目的とする。
この目的は、記憶装置と、記憶制御装置とを有
し、該記憶装置は、アクセス起動手段と、複数の
記憶バンクと、各１組の入力バス及び出力バスと
を有し、該アクセス起動手段は、該記憶制御装置
からアクセス要求を受けて、該アクセス要求によ
つて定まる該記憶バンクを選択して動作要求を転
送し、各該記憶バンクは、該動作要求で指定され
たアクセス動作を、該記憶バンク相互に並行して
実行して、所定のアクセス幅のデータの読出し及
び書込みを行い、該入力バス及び該出力バスは、
各該記憶バンクごとへ入力し、及び各該記憶バン
クごとから出力する、該アクセス幅のデータを所
定の１サイクルで転送するように構成されたシス
テムにおいて、該アクセス起動手段は、該アクセ
ス要求が所定の２語アクセス要求の場合に、該２
語アクセス要求によつて定まる２個の該記憶バン
クを選択して、該１サイクルで同時に特定の動作
要求を転送し、該特定の動作要求を受けた一方の
該記憶バンクは、該アクセス動作を該１サイクル
遅延して実行し、該記憶制御装置は、該２語アク
セス要求を発行した直後の該サイクルには、該読
出し及び書込み動作のうち、当該２語アクセス要
求と異なる該動作を要求するアクセス要求のみを
発行するように構成されている、本発明の記憶装
置アクセス制御方式により達成される。
〔作用〕
即ち、複数の記憶バンクを２群に分けて、群の
異なる記憶バンクは同時にアクセス動作を起動で
きるようにすることによつて、連続する２語のア
クセス動作の要求を１回／１サイクルで行つて、
その結果２バス幅の入力又は出力データの転送が
必要となるアクセス動作の要求を毎サイクルごと
に出せるようにするので、そのような２語の読出
しアクセスと書込みアクセスとを毎サイクルで交
互に発生させると、入出力両バスを100％利用す
ることが可能となる。このように読出しアクセス
と書込みアクセスの要求が同時期に発生する状況
は、記憶装置のアクセス要求元となる中央処理装
置等が複数存在するシステムで発生し易く、その
ようなシステムで特に、両バスの利用率を改善す
ることができる。
〔実施例〕
第１図は本発明の一実施例記憶装置のブロツク
図である。この記憶装置は第３図のシステムで記
憶装置５に置き代わるものとし、第１図において
第４図の従来装置と同一の部分には同じ番号を付
してある。
第１図の記憶装置において、記憶バンクには前
記と同様にインタリーブ方式でアドレスが付与さ
れているものとし、その語アドレスの偶数、奇数
によつて記憶バンクを２群に分ける。即ち、図示
のように１つ置きの記憶バンクを同群とする群分
けを行い、又記憶制御装置４から記憶装置５に転
送される命令に、連続するアドレスの２語にアク
セスすることを指令する命令（２語命令と呼ぶ）
を新設して、２語アクセス要求の情報とする。
記憶制御装置４から転送される、記憶アドレス
及び指令等は、前記と同様にアドレスレジスタ１
３及びレジスタ１４に受信された後、以下に説明
するようにしてデコード回路３０を経由して指令
の記憶バンクを起動する。
レジスタ１４に受信された命令が２語命令でな
い場合、１記憶バンクのみが起動され、本記憶装
置は従来と同様に動作する。
記憶制御装置４から記憶装置５に転送される命
令が２語命令である場合、レジスタ１４からの信
号線３１の信号に応じて、デコード回路３０は偶
数アドレスと奇数アドレスの記憶バンク群の中か
ら、連続するアドレスの記憶バンクを１記憶バン
クづつ（合計２個の記憶バンク）選択する。２語
指定の場合の記憶アドレスの指定は、いわゆる２
語境界（又は16バイト境界）の先頭記憶アドレ
ス、即ち偶数アドレスを指定するものとする。
以下、第１図と共に第２図を参照して記憶装置
の動作を説明する。第２図は記憶装置の各レジス
タの設定状態を示す動作タイミングを説明する図
である。
記憶装置制御部１１では、アドレスレジスタ１
３に記憶アドレスを受信すると（例えば第２図の
時刻４０とする）、それが２語命令である場合に
は、上記のようにデコード回路３０を介して、対
応する２個の記憶バンク（例えば記憶バンク１２
a0，１２b0）を起動し、同時にアドレスレジスタ
１３及びレジスタ１４の内容を、選択した記憶バ
ンク１２a0，１２b0に送る。
レジスタ１４の命令で指定されたアクセス種別
が“Read”であると、それぞれの記憶バンクは
アドレスを保持して、読出し動作を開始する。
但し、２語命令の場合、奇数アドレス群の記憶
バンク（記憶バンク１２b0）は自身の中で、読出
し動作の開始を１サイクル遅延し、偶数アドレス
の記憶バンク１２a0より１サイクル後に読出しデ
ータを得るように構成する。
従つて、記憶バンク１２a0から、例えば６サイ
クル後の時刻４４に読出しデータが読出しデータ
レジスタ１６に転送されると、記憶バンク１２b0
からの読出しデータは次のサイクル（時刻４５）
で読出しデータレジスタ１６に転送される。
記憶制御装置４は記憶装置５に対して、上記の
ように２語命令の“Read”を指令した次のサイ
クル（時刻４１）では、２語命令又は通常の１語
アクセスの命令の何れかの“Write”のみを指令
し、又２語命令の“Write”の直後のサイクルに
は、“Read”のみを指令するようにアクセス要求
の発行を制御する。
記憶装置５は、時刻４１で“Write”の２語命
令を受信すると、前記“Read”の場合と同様に
して、２個の記憶バンク（例えば記憶バンク１２
a1，１２b1）を起動する。
記憶制御装置４からは、指令転送と並行して書
込みデータレジスタ１５に、時刻４１，４２の２
サイクルで２語の書込みデータが転送される。
この場合も奇数アドレスの記憶バンク１２b1は
アクセス動作の開始を起動後１サイクル遅延する
ものとし、偶数アドレスの記憶バンク１２a1は時
刻４２で書込みデータレジスタ１５のデータを受
信して書込み動作を開始するが、記憶バンク１２
b1は次サイクルの時刻４３で第２語の書込みデー
タを受信して書込み動作を開始する。
記憶制御装置４は時刻４２では“Read”のみ
指令するものとし、このようにして、２語命令の
アクセスは、“Read”と“Write”を交互に指令
することができる。第２図はそのようにして連続
アクセスする場合の例を示している。
その結果、時刻４１からは、毎サイクルに２個
の記憶バンクが起動されることができる。
時刻４４に第１語の読出しデータが記憶バンク
１２a0からレジスタ１６に設定されたとすると、
そのデータがレジスタ１６から記憶制御装置４に
転送される時（時刻４５）に、第２語の読出しデ
ータが記憶バンク１２b0からレジスタ１６に設定
されるタイミングとなる。
以上説明した動作により、記憶制御装置４から
２語アクセスの読出し要求と書込み要求が、交互
に連続して発行されると、その間は第２図で時刻
４４以後に示されるように書込みデータレジスタ
１５と読出しデータレジスタ１６が同時にデータ
を保持している状態が続く。即ち、データ入出力
バスは100％使用されることになる。
〔発明の効果〕
以上の説明から明らかなように本発明によれ
ば、記憶装置のデータ入出力バスの性能限界ま
で、経済的に実効アクセス速度を向上することが
可能であり、記憶装置の性能／価格比を改善する
という著しい工業的効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例記憶装置ブロツク
図、第２図は実施例記憶装置の動作タイミング
図、第３図は計算機システムの構成図、第４図は
従来の記憶装置ブロツク図である。 図において、１は中央処理装置、２はチヤネル
処理装置、４は記憶制御装置、５は記憶装置、１
０はアレイ部、１１は制御部、１２，１２a0〜１
２an、１２b0〜１２bnは記憶バンク、１３はア
ドレスレジスタ、１５は書込みデータレジスタ、
１６は読出しデータレジスタ、１７は入力データ
バス、１８は出力データバス、４０〜４５は時刻
を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 記憶装置と、記憶制御装置とを有し、 該記憶装置は、アクセス起動手段と、複数の記
    憶バンクと、各１組の入力バス及び出力バスとを
    有し、 該アクセス起動手段は、該記憶制御装置からア
    クセス要求を受けて、該アクセス要求によつて定
    まる該記憶バンクを選択して動作要求を転送し、 各該記憶バンクは、該動作要求で指定されたア
    クセス動作を、該記憶バンク相互に並行して実行
    して、所定のアクセス幅のデータの読出し及び書
    込みを行い、 該入力バス及び該出力バスは、各該記憶バンク
    ごとへ入力し、及び各該記憶バンクごとから出力
    する、該アクセス幅のデータを所定の１サイクル
    で転送するように構成されたシステムにおいて、 該アクセス起動手段は、該アクセス要求が所定
    の２語アクセス要求の場合に、該２語アクセス要
    求によつて定まる２個の該記憶バンクを選択し
    て、該１サイクルで同時に特定の動作要求を転送
    し、 該特定の動作要求を受けた一方の該記憶バンク
    は、該アクセス動作を該１サイクル遅延して実行
    し、 該記憶制御装置は、該２語アクセス要求を発行
    した直後の該サイクルには、該読出し及び書込み
    動作のうち、当該２語アクセス要求と異なる該動
    作を要求するアクセス要求のみを発行するように
    構成されていることを特徴とする記憶装置アクセ
    ス制御方式。
JP59127805A 1984-06-21 1984-06-21 記憶装置アクセス制御方式 Granted JPS618785A (ja)

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