JP2689523B2 - Ｄｍａ転送装置 - Google Patents
Ｄｍａ転送装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビット幅の広いデータを主記憶装置と、ビ
ット幅の狭いデータを複数の入出力装置と、各入出力装
置に対応して設けられたチャネルを介し、チャネルの優
先順位に従ってそれぞれ交換し、DMA転送を行うDMA転送
装置に関する。
ット幅の狭いデータを複数の入出力装置と、各入出力装
置に対応して設けられたチャネルを介し、チャネルの優
先順位に従ってそれぞれ交換し、DMA転送を行うDMA転送
装置に関する。
従来、この種のDMA転送装置は、磁気ディスク装置、
通信装置、ディスプレイ装置などの入出力装置が共通デ
ータ転送経路（以下システム・バスと略す）に接続され
たときに応答性能を上げるために入出力装置（以下IOと
略す）と主記憶装置（以下メモリと略す）との間のデー
タ転送を中央処理装置（以下CPUと略す）に代わって高
速に行うためのものである。
通信装置、ディスプレイ装置などの入出力装置が共通デ
ータ転送経路（以下システム・バスと略す）に接続され
たときに応答性能を上げるために入出力装置（以下IOと
略す）と主記憶装置（以下メモリと略す）との間のデー
タ転送を中央処理装置（以下CPUと略す）に代わって高
速に行うためのものである。
CPUの性能が向上すると共にCPUにつながるシステム・
バスはバス幅が広がり、１回のリード／ライト（以下転
送サイクルと略す）に要する時間も短くなり最大転送速
度が上げられている。
バスはバス幅が広がり、１回のリード／ライト（以下転
送サイクルと略す）に要する時間も短くなり最大転送速
度が上げられている。
しかし、入出力装置は転送速度がそれほど高くないた
め、システム・バスより狭い８ビットまたは16ビットの
入出力経路（以下IOポートと略す）の幅を持っており、
また転送サイクルもCPUに比べて長い。
め、システム・バスより狭い８ビットまたは16ビットの
入出力経路（以下IOポートと略す）の幅を持っており、
また転送サイクルもCPUに比べて長い。
このためDMA転送装置はCPUに代わって入出力装置主
記憶装置の転送を行うと同時にIOポート幅からシステム
・バスのバス幅への変換（以下ファネリングと略す）や
入出力装置の転送速度とシステム・バスの転送速度の差
の吸収等を行わなければならない。
記憶装置の転送を行うと同時にIOポート幅からシステム
・バスのバス幅への変換（以下ファネリングと略す）や
入出力装置の転送速度とシステム・バスの転送速度の差
の吸収等を行わなければならない。
例えばファネリングを行う場合であって、IOポートが
８ビットでシステム・バスの幅が32ビットの場合、DMA
転送装置が入出力装置から４回読み込みを行ない、１回
システム・バス上の主記憶装置に書き込むという動作を
行う。
８ビットでシステム・バスの幅が32ビットの場合、DMA
転送装置が入出力装置から４回読み込みを行ない、１回
システム・バス上の主記憶装置に書き込むという動作を
行う。
またDMA転送装置は通常複数のデータ転送経路（入出
力装置と主記憶装置との間の転送を複数組同時に行え
る。）を持っている。この入出力装置と主記憶装置との
間のデータ転送経路の１つをチャネルと呼ぶ。システム
・バスは１本しかないので複数のチャネルのDMA転送は
優先順位の高いチャネルの転送から行うという方式にな
る。
力装置と主記憶装置との間の転送を複数組同時に行え
る。）を持っている。この入出力装置と主記憶装置との
間のデータ転送経路の１つをチャネルと呼ぶ。システム
・バスは１本しかないので複数のチャネルのDMA転送は
優先順位の高いチャネルの転送から行うという方式にな
る。
しかしファネリングを行いながらDMA転送を行ってい
る場合には１転送単位（例えば８ビットの入出力装置か
ら32ビットのシステム・バス上の主記憶装置への転送で
は、入出力装置から４回リードしてから主記憶装置に１
回ライト）が終ってからでないとより優先順位の高いチ
ャネルに切り替えられない。このためより優先順位の高
いチャネルのDMA転送要求がきてから実際にそのチャネ
ルのDMA転送が開始されるまでにかなりの時間がかか
る。
る場合には１転送単位（例えば８ビットの入出力装置か
ら32ビットのシステム・バス上の主記憶装置への転送で
は、入出力装置から４回リードしてから主記憶装置に１
回ライト）が終ってからでないとより優先順位の高いチ
ャネルに切り替えられない。このためより優先順位の高
いチャネルのDMA転送要求がきてから実際にそのチャネ
ルのDMA転送が開始されるまでにかなりの時間がかか
る。
第６図は４つのチャネルCH0,CH1,CH2,CH3を有する従
来のDMA転送装置を示すブロック図、第７図は第６図の
従来例の全体を制御するメイン・シーケンサ615を詳細
に示すブロック図、第８図は第７図のメイン・シーケン
サ615の動作を示す状態遷移図、第９図は第６図の従来
例の転送サイクルを制御するバス・サイクル・シーケン
サ116を示すブロック図、第10図は第９図のバス・サイ
クル・シーケンサ116の動作を示す状態遷移図、第11図
は第６図の従来例においてDMA転送がチャネルCH2からチ
ャネルCH0に移るのを示すタイムチャートである。
来のDMA転送装置を示すブロック図、第７図は第６図の
従来例の全体を制御するメイン・シーケンサ615を詳細
に示すブロック図、第８図は第７図のメイン・シーケン
サ615の動作を示す状態遷移図、第９図は第６図の従来
例の転送サイクルを制御するバス・サイクル・シーケン
サ116を示すブロック図、第10図は第９図のバス・サイ
クル・シーケンサ116の動作を示す状態遷移図、第11図
は第６図の従来例においてDMA転送がチャネルCH2からチ
ャネルCH0に移るのを示すタイムチャートである。
カウント・レジスタ103は、チャネルCH0,CH1,CH2,CH3
にそれぞれ対応する４個の24ビットのカウント・レジス
タ1030,1031,1032,1033を有する。カウント・レジスタ1
030,1031,1032,1033は、それぞれチャネルCH0,CH1,CH2,
CH3の転送バイト数をデータ・バス101を介して取り入れ
保持している。SEL−CH信号デコーダ104は２ビットのSE
L−CH信号を入力し、SEL−CH信号が指示するチャネルCH
0,CH1,CH2,CH3に対応するカウント・レジスタ1030,10
31,1032,1033の保持している転送バイト数をレジスタ10
5に出力させる。デクリメンタ106は、１バイトデータ転
送される毎にレジスタ105に出力された転送バイト数を
デクリメントして、デクリメントした転送バイト数を、
先にレジスタ105に転送バイト数を出力したカウント・
レジスタ1030,1031,1032,1033に格納する。メモリ・ア
ドレス・レジスタ107は各チャネルCH0,CH1,CH2,CH3にそ
れぞれ対応する４個の32ビットのアドレス・レジスタ10
70,1071,1072,1073を有する。アドレス・レジスタ1070,
1071,1072,1073はそれぞれチャネルCH0,CH1,CH2,CH3が
アクセスする主記憶装置のアドレスを保持する。SEL−C
H信号デコーダ108は、SEL−CH信号を入力し、SEL−CH信
号が指示するチャネルCH0,CH1,CH2,CH3に対応するアド
レス・レジスタ1070,1071,1072,1073の保持しているア
ドレスをレジスタ109に出力させる。レジスタ109は入力
したアドレスをアドレス・バス102とインク／デクリメ
ンタ110とに出力する。インク／デクリメンタ110は入力
したアドレスから次にアクセスすべきアドレスを計算
し、計算結果を先にアドレスを出力したアドレス・レジ
スタ1070,1071,1072,1073に格納する。ポート・アドレ
ス・レジスタ111は、各チャネルCH0,CH1,CH2,CH3に対応
する４個の32ビットのアドレス・レジスタ1110,1111,11
12,1113を有する。アドレス・レジスタ1110,1111,1112,
1113は、それぞれチャネルCH0,CH1,CH2,CH3がアクセス
する入出力装置のアドレスを保持する。SEL−CH信号デ
コーダ114は、SEL−CH信号を入力し、SEL−CH信号が指
示するチャネルCH0,CH1,CH2,CH3に対応するアドレス・
レジスタ1110,1111,1112,1113が保持しているアドレス
をアドレス・バス102に出力させる。テンポラリ・レジ
スタ613は、32ビットのデータを格納し、格納したデー
タを出力できるもので、データが空のときEmpty信号
を、またデータで満杯のときFull信号をそれぞれ出力す
る。メイン・シーケンサ615は、DMA装置の全体を制御す
るものであって、状態入力用レジスタ625を含む入力用
レジスタ635と、入力用レジスタ635が入力するFull信号
またはEmpty信号および前のステップの状態出力から、
出力すべき制御信号を生成する制御信号発生論理部645
（以降、PLA645と記す）と、状態出力用レジスタ655含
み、PLA645の生成した制御信号を保持出力する出力用レ
ジスタ665とからなる。メイン・シーケンサ615は、アイ
ドル状態Miと、ファネリングのために行う２バス・サイ
クル転送のうちのリード転送状態Msと、ライト転送状態
Mdと、メモリ上にコマンドの列として用意されているコ
マンドチェインを読み込むコマンド・チェイン読み込み
状態Mchrとの４つの状態をとる。バス・サイクル・シー
ケンサ116は、DMA転送装置の転送サイクルの制御をする
ものであって、状態入力レジスタ126を含む入力用レジ
スタ136と、入力用レジスタ136が入力するDMA転送要求
信号であるDRQ信号、パス占有許可信号HLDACK、前のス
テップの状態出力から出力すべき制御信号を生成する制
御信号発生論理部146（以降、PLA146と記す）と、状態
出力用レジスタ156を含み、PLA146の生成した制御信号
を保持出力とする出力用レジスタ166とからなる。バス
・サイクル・シーケンサ116は、アイドル状態Tiと、CPU
（不図示）からのバス占有許可信号HLDACKがアクティブ
になるのを待つシステム・バス使用要求状態Thと、メモ
リまたはIO装置へアドレスを出力するアドレス出力状態
Taと、メモリまたはIO装置に対し、データの読み書きを
行うデータ入出力状態Tbとの４つの状態をとる。DRQ決
定回路117は、各チャネルCH0,CH1,CH2,CH3に係るDMA転
送要求信号CH0DRQ,CH1DRQ,CH2DRQ,CH3DRQを入力し、優
先順位の高いチャネルを選択し、選択されたチャネルの
DMA転送要求信号CH0DRQ,CH1DRQ,CH2DRQ,CH3DRQを出力す
るとともに、DMA転送要求信号であるDRQ信号、選択され
たチャネルを示すSEL−CH信号、現在行っているDMA転送
を中止させるHPDRQ信号を出力する。
にそれぞれ対応する４個の24ビットのカウント・レジス
タ1030,1031,1032,1033を有する。カウント・レジスタ1
030,1031,1032,1033は、それぞれチャネルCH0,CH1,CH2,
CH3の転送バイト数をデータ・バス101を介して取り入れ
保持している。SEL−CH信号デコーダ104は２ビットのSE
L−CH信号を入力し、SEL−CH信号が指示するチャネルCH
0,CH1,CH2,CH3に対応するカウント・レジスタ1030,10
31,1032,1033の保持している転送バイト数をレジスタ10
5に出力させる。デクリメンタ106は、１バイトデータ転
送される毎にレジスタ105に出力された転送バイト数を
デクリメントして、デクリメントした転送バイト数を、
先にレジスタ105に転送バイト数を出力したカウント・
レジスタ1030,1031,1032,1033に格納する。メモリ・ア
ドレス・レジスタ107は各チャネルCH0,CH1,CH2,CH3にそ
れぞれ対応する４個の32ビットのアドレス・レジスタ10
70,1071,1072,1073を有する。アドレス・レジスタ1070,
1071,1072,1073はそれぞれチャネルCH0,CH1,CH2,CH3が
アクセスする主記憶装置のアドレスを保持する。SEL−C
H信号デコーダ108は、SEL−CH信号を入力し、SEL−CH信
号が指示するチャネルCH0,CH1,CH2,CH3に対応するアド
レス・レジスタ1070,1071,1072,1073の保持しているア
ドレスをレジスタ109に出力させる。レジスタ109は入力
したアドレスをアドレス・バス102とインク／デクリメ
ンタ110とに出力する。インク／デクリメンタ110は入力
したアドレスから次にアクセスすべきアドレスを計算
し、計算結果を先にアドレスを出力したアドレス・レジ
スタ1070,1071,1072,1073に格納する。ポート・アドレ
ス・レジスタ111は、各チャネルCH0,CH1,CH2,CH3に対応
する４個の32ビットのアドレス・レジスタ1110,1111,11
12,1113を有する。アドレス・レジスタ1110,1111,1112,
1113は、それぞれチャネルCH0,CH1,CH2,CH3がアクセス
する入出力装置のアドレスを保持する。SEL−CH信号デ
コーダ114は、SEL−CH信号を入力し、SEL−CH信号が指
示するチャネルCH0,CH1,CH2,CH3に対応するアドレス・
レジスタ1110,1111,1112,1113が保持しているアドレス
をアドレス・バス102に出力させる。テンポラリ・レジ
スタ613は、32ビットのデータを格納し、格納したデー
タを出力できるもので、データが空のときEmpty信号
を、またデータで満杯のときFull信号をそれぞれ出力す
る。メイン・シーケンサ615は、DMA装置の全体を制御す
るものであって、状態入力用レジスタ625を含む入力用
レジスタ635と、入力用レジスタ635が入力するFull信号
またはEmpty信号および前のステップの状態出力から、
出力すべき制御信号を生成する制御信号発生論理部645
（以降、PLA645と記す）と、状態出力用レジスタ655含
み、PLA645の生成した制御信号を保持出力する出力用レ
ジスタ665とからなる。メイン・シーケンサ615は、アイ
ドル状態Miと、ファネリングのために行う２バス・サイ
クル転送のうちのリード転送状態Msと、ライト転送状態
Mdと、メモリ上にコマンドの列として用意されているコ
マンドチェインを読み込むコマンド・チェイン読み込み
状態Mchrとの４つの状態をとる。バス・サイクル・シー
ケンサ116は、DMA転送装置の転送サイクルの制御をする
ものであって、状態入力レジスタ126を含む入力用レジ
スタ136と、入力用レジスタ136が入力するDMA転送要求
信号であるDRQ信号、パス占有許可信号HLDACK、前のス
テップの状態出力から出力すべき制御信号を生成する制
御信号発生論理部146（以降、PLA146と記す）と、状態
出力用レジスタ156を含み、PLA146の生成した制御信号
を保持出力とする出力用レジスタ166とからなる。バス
・サイクル・シーケンサ116は、アイドル状態Tiと、CPU
（不図示）からのバス占有許可信号HLDACKがアクティブ
になるのを待つシステム・バス使用要求状態Thと、メモ
リまたはIO装置へアドレスを出力するアドレス出力状態
Taと、メモリまたはIO装置に対し、データの読み書きを
行うデータ入出力状態Tbとの４つの状態をとる。DRQ決
定回路117は、各チャネルCH0,CH1,CH2,CH3に係るDMA転
送要求信号CH0DRQ,CH1DRQ,CH2DRQ,CH3DRQを入力し、優
先順位の高いチャネルを選択し、選択されたチャネルの
DMA転送要求信号CH0DRQ,CH1DRQ,CH2DRQ,CH3DRQを出力す
るとともに、DMA転送要求信号であるDRQ信号、選択され
たチャネルを示すSEL−CH信号、現在行っているDMA転送
を中止させるHPDRQ信号を出力する。
次に、第６図の従来例において、DMA転送をするチャ
ネルCH2からチャネルCH0への切替について第11図を参照
して説明する。DRQ決定回路117からは、DMA転送要求信
号DRQと、チャネルCH2を指示するSEL−CH信号が出力さ
れ、テンポラリ・レジスタ613からはEmpty信号が出力さ
れているので、時刻t1にメイン・シーケンサ615は、チ
ャネルCH2のDMA転送リード転送の状態Msに入る。
ネルCH2からチャネルCH0への切替について第11図を参照
して説明する。DRQ決定回路117からは、DMA転送要求信
号DRQと、チャネルCH2を指示するSEL−CH信号が出力さ
れ、テンポラリ・レジスタ613からはEmpty信号が出力さ
れているので、時刻t1にメイン・シーケンサ615は、チ
ャネルCH2のDMA転送リード転送の状態Msに入る。
したがって、SEL−CH信号デコーダ112はポート・アド
レス・レジスタ111のアドレス・レジスタ1112を選択
し、アドレス・レジスタ1112が保持しているアドレスPA
2をアドレス・バス102に出力させる。時刻t1,t2間にお
いて、優先順位の最も高いチャネルCH0に係るDMA転送要
求CH0DRQが出力されるが、チャネルCH2のリード転送状
態Msなのでこの要求は待たされる。バス・サイクル・シ
ーケンサ116の状態Ta,Tbのうちデータ入出力状態Tbの始
め、すなわち時刻t2,t4,t6,t8において、リード信号▲
▼がアクティブになる。また、アドレスPA2によ
り選択されたIO装置から、データ入出力状態Tbの後半か
ら次のアドレス出力状態Taの前半にかけてデータPD21,P
D22,PD23,PD24が出力され、それぞれ時刻t3,t5,t7,t9に
順次テンポラリ・レジスタ613に取り込まれ、時刻t9に
テンポラリ・レジスタ613からFull信号が出力される。F
ull信号が出力されると、メイン・シーケンサ615は、ラ
イト転送状態Mdに移り、アドレス・バス102上には主記
憶装置のアドレスMAが出力される。時刻t10,t11に、主
記憶装置に対するライト信号▲▼がアクティブ
になると、データPD21,PD22,PD23,PD24からなるデータM
Dが主記憶装置のアドレスMAに書き込まれる。時刻t11,t
12間においてる、バス・サイクル・シーケンサ116は転
送終了してアイドル状態Tiを経てシステム・バス使用要
求状態Thになり、メイン・シーケンサ615はバス占有許
可要求信号HLDRQを出力する。バス占有許可信号HLDACK
が出力されると、DRQ決定回路117は、時刻t12にDMA転送
要求信号DRQ、チャネルCH0を指示するSEL−CH信号を出
力する。したがって、時刻t12以降チャネルCH0に係るDM
A転送が実行される。
レス・レジスタ111のアドレス・レジスタ1112を選択
し、アドレス・レジスタ1112が保持しているアドレスPA
2をアドレス・バス102に出力させる。時刻t1,t2間にお
いて、優先順位の最も高いチャネルCH0に係るDMA転送要
求CH0DRQが出力されるが、チャネルCH2のリード転送状
態Msなのでこの要求は待たされる。バス・サイクル・シ
ーケンサ116の状態Ta,Tbのうちデータ入出力状態Tbの始
め、すなわち時刻t2,t4,t6,t8において、リード信号▲
▼がアクティブになる。また、アドレスPA2によ
り選択されたIO装置から、データ入出力状態Tbの後半か
ら次のアドレス出力状態Taの前半にかけてデータPD21,P
D22,PD23,PD24が出力され、それぞれ時刻t3,t5,t7,t9に
順次テンポラリ・レジスタ613に取り込まれ、時刻t9に
テンポラリ・レジスタ613からFull信号が出力される。F
ull信号が出力されると、メイン・シーケンサ615は、ラ
イト転送状態Mdに移り、アドレス・バス102上には主記
憶装置のアドレスMAが出力される。時刻t10,t11に、主
記憶装置に対するライト信号▲▼がアクティブ
になると、データPD21,PD22,PD23,PD24からなるデータM
Dが主記憶装置のアドレスMAに書き込まれる。時刻t11,t
12間においてる、バス・サイクル・シーケンサ116は転
送終了してアイドル状態Tiを経てシステム・バス使用要
求状態Thになり、メイン・シーケンサ615はバス占有許
可要求信号HLDRQを出力する。バス占有許可信号HLDACK
が出力されると、DRQ決定回路117は、時刻t12にDMA転送
要求信号DRQ、チャネルCH0を指示するSEL−CH信号を出
力する。したがって、時刻t12以降チャネルCH0に係るDM
A転送が実行される。
チャネルCH0に係るDMA転送要求信号CH0DRQが時刻t1直
後に出力されてから、チャネルCH0によるDMA転送が実行
される時刻t12まで、チャネルCH2からチャネルCH0への
切替は11クロックを必要としたことになる。
後に出力されてから、チャネルCH0によるDMA転送が実行
される時刻t12まで、チャネルCH2からチャネルCH0への
切替は11クロックを必要としたことになる。
上述した従来のDMA転送装置は、優先順位の低いチャ
ネルがDMA転送を行っている際、より優先順位の高いチ
ャネルのDMA転送の要求が発生しても、優先順位の低い
チャネルのDMA転送の１転送単位（従来例では４回のIO
リードと１回のメモリ・ライト）の処理が終了するまで
はチャネルが切り替えられず、より優先順位の高いチャ
ネルのDMA転送要求が１転送単位の処理が終了するま
で、待たされるという欠点がある。
ネルがDMA転送を行っている際、より優先順位の高いチ
ャネルのDMA転送の要求が発生しても、優先順位の低い
チャネルのDMA転送の１転送単位（従来例では４回のIO
リードと１回のメモリ・ライト）の処理が終了するまで
はチャネルが切り替えられず、より優先順位の高いチャ
ネルのDMA転送要求が１転送単位の処理が終了するま
で、待たされるという欠点がある。
本発明のDMA転送装置は、 各チャネルのうち優先順位の高いものから予め選択さ
れた１個以上のチャネルにそれぞれ対応して設けられた
状態レジスタと、 前記選択されたチャネルにそれぞれ対応して設けら
れ、前記ビット幅の広いデータを保持できるデータレジ
スタと、 DMA転送を行っている第１のチャネルから、優先順位
の高い第２のチャネルにDMA転送を切替るように指示さ
れた第２のチャネルが前記選択されたチャネルに該当す
る場合、第１のチャネルのDMA転送を１転送単位の途中
であっても中止させ、第２のチャネルに対応する状態レ
ジスタおよびデータレジスタがそれぞれ保持しているDM
A転送状態および転送データに基づいて、第２のチャネ
ルが指示される以前に行ったDMA転送に引続いたDMA転送
を実行させ、実行させたDMA転送が終了すると、中止さ
せた第１のチャネルのDMA転送を中止させた時点から再
開させる制御手段とを有する。
れた１個以上のチャネルにそれぞれ対応して設けられた
状態レジスタと、 前記選択されたチャネルにそれぞれ対応して設けら
れ、前記ビット幅の広いデータを保持できるデータレジ
スタと、 DMA転送を行っている第１のチャネルから、優先順位
の高い第２のチャネルにDMA転送を切替るように指示さ
れた第２のチャネルが前記選択されたチャネルに該当す
る場合、第１のチャネルのDMA転送を１転送単位の途中
であっても中止させ、第２のチャネルに対応する状態レ
ジスタおよびデータレジスタがそれぞれ保持しているDM
A転送状態および転送データに基づいて、第２のチャネ
ルが指示される以前に行ったDMA転送に引続いたDMA転送
を実行させ、実行させたDMA転送が終了すると、中止さ
せた第１のチャネルのDMA転送を中止させた時点から再
開させる制御手段とを有する。
DMA転送を行っている第１のチャネルから優先順位の
高い第２のチャネルにDMA転送を切替える場合、第1,第
２のチャネルのDMA転送状態と転送データは別個に保持
されているので、第１のチャネルが１転送単位の途中で
あっても、第１のチャネルのデータ転送を途中の状態で
中止させ、第２のチャネルの状態レジスタおよびデータ
レジスタを用いて第２のチャネルのDMA転送に切替える
ことができる。
高い第２のチャネルにDMA転送を切替える場合、第1,第
２のチャネルのDMA転送状態と転送データは別個に保持
されているので、第１のチャネルが１転送単位の途中で
あっても、第１のチャネルのデータ転送を途中の状態で
中止させ、第２のチャネルの状態レジスタおよびデータ
レジスタを用いて第２のチャネルのDMA転送に切替える
ことができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のDMA転送装置を示すブロック図、第
２図は第１図の実施例のメイン・シーケンサ115を詳細
に示すブロック図、第３図は第２図のメイン・シーケン
サ115の動作を示す状態遷移図、第４図は第１図の実施
例において、DMA転送がチャネルCH2からチャネルCH0に
移るのを示すタイムチャートである。
２図は第１図の実施例のメイン・シーケンサ115を詳細
に示すブロック図、第３図は第２図のメイン・シーケン
サ115の動作を示す状態遷移図、第４図は第１図の実施
例において、DMA転送がチャネルCH2からチャネルCH0に
移るのを示すタイムチャートである。
本実施例は、第６図の従来例のテンポラリ・レジスタ
613、メイン・シーケンサ615の代りにテンポラリ・レジ
スタ113とSEL−CH信号デコーダ114、メイン・シーケン
サ115を用いている。
613、メイン・シーケンサ615の代りにテンポラリ・レジ
スタ113とSEL−CH信号デコーダ114、メイン・シーケン
サ115を用いている。
テンポラリ・レジスタ113は、32ビットの４個のレジ
スタ1130,1131,1132,1133を有する。SEL−CH信号デコー
ダ114はSEL−CH信号の指示するレジスタ1130,1131,11
32,1133をデータ・バス101に接続する。メイン・シーケ
ンサ115は、第７図の状態出力用レジスタ655の代りに、
状態出力用レジスタ155と、SEL−CH信号デコーダ175と
を有する。状態出力用レジスタ155は、それぞれ状態出
力用レジスタ655と同様の機能を有するレジスタ1550,15
51,1552,1553を有し、SEL−CH信号デコーダ175はSEL−C
H信号の指示するレジスタ1550,1551,1552,1553を状態入
力用レジスタ625に接続する。したがって、各レジスタ1
550,1551,1552,1553が第８図と同様に各チャネルCH0,CH
1,CH2,CH3ごとに状態Mij,Msj,Mdj,Mchrj（ｊは各レジス
タと各チャネルを表わし、ｊ＝0,1,2,3である。）を保
持する。
スタ1130,1131,1132,1133を有する。SEL−CH信号デコー
ダ114はSEL−CH信号の指示するレジスタ1130,1131,11
32,1133をデータ・バス101に接続する。メイン・シーケ
ンサ115は、第７図の状態出力用レジスタ655の代りに、
状態出力用レジスタ155と、SEL−CH信号デコーダ175と
を有する。状態出力用レジスタ155は、それぞれ状態出
力用レジスタ655と同様の機能を有するレジスタ1550,15
51,1552,1553を有し、SEL−CH信号デコーダ175はSEL−C
H信号の指示するレジスタ1550,1551,1552,1553を状態入
力用レジスタ625に接続する。したがって、各レジスタ1
550,1551,1552,1553が第８図と同様に各チャネルCH0,CH
1,CH2,CH3ごとに状態Mij,Msj,Mdj,Mchrj（ｊは各レジス
タと各チャネルを表わし、ｊ＝0,1,2,3である。）を保
持する。
次に、第１図の実施例の動作について第４図を参照し
て説明する。従来例と特に異なる点のみ説明する。
て説明する。従来例と特に異なる点のみ説明する。
時刻t1にチャネルCH2のDMA転送要求CH2DRQに従って、
DRQ決定回路117はSEL−CH信号によりチャネルCH2を指示
する。メイン・シーケンサわ115の状態出力用レジスタ1
55は、SEL−CH信号デコーダ175によりレジスタ155が選
択され、チャネルCH2のリード転送状態Ms2となる。ポー
ト・アドレス・レジスタ111のアドレス・レジスタ1112
の保持していたアドレスPA2がアドレス・バス102上に出
され、SEL−CH信号デコーダ114によりテンポラリ・レジ
スタ113のレジスタ1132がデータ・バス101に接続され
る。時刻t2,t3にリード信号▲▼がアクティブに
なり、チャネルCH2に係るIO装置からデータPD21がデー
タ・バス101を介してレジスタ1132に読み込まれる。し
かし、時刻t1,t2間でチャネルCH2より優先順位の高いチ
ャネルCH0に係るDMA転送要求信号CH0DRQが出力されてい
るので、DRQ決定回路117のHPDRQ信号がアクティブにな
り、時刻t3,t4間でバス・サイクル・シーケンサは、現
在実行中のチャネルCH2の転送サイクルを終了し、アイ
ドル状態を経て、一旦、システム・バス使用要求状態Th
に移る。システム・バス使用要求状態Thである時刻t
4に、SEL−CH信号の指示がチャネルCH0に変る。SEL−CH
信号の指示がチャネルCH0に変ることによって、カウン
トレジスタ103、メモリ・アドレス・レジスタ107、ポー
ト・アドレス・レジスタ111、テンポラリ・レジスタ11
3、状態出力用レジスタ155ともにチャネルCH0用のもの
に変る。そして次にバス・サイクル・シーケンサはリー
ド転送状態Taに遷移し、チャネルCH0に対する転送サイ
クルを開始する。この時リード転送サイクルか、ライト
転送サイクルかはチャネルCH0が以前に起動されていた
ときのメイン・シーケンサの状態により決定される。最
後にチャネルCH0に対するDMA転送要求信号DRQをアクテ
ィブにしてDMA転送を開始する。
DRQ決定回路117はSEL−CH信号によりチャネルCH2を指示
する。メイン・シーケンサわ115の状態出力用レジスタ1
55は、SEL−CH信号デコーダ175によりレジスタ155が選
択され、チャネルCH2のリード転送状態Ms2となる。ポー
ト・アドレス・レジスタ111のアドレス・レジスタ1112
の保持していたアドレスPA2がアドレス・バス102上に出
され、SEL−CH信号デコーダ114によりテンポラリ・レジ
スタ113のレジスタ1132がデータ・バス101に接続され
る。時刻t2,t3にリード信号▲▼がアクティブに
なり、チャネルCH2に係るIO装置からデータPD21がデー
タ・バス101を介してレジスタ1132に読み込まれる。し
かし、時刻t1,t2間でチャネルCH2より優先順位の高いチ
ャネルCH0に係るDMA転送要求信号CH0DRQが出力されてい
るので、DRQ決定回路117のHPDRQ信号がアクティブにな
り、時刻t3,t4間でバス・サイクル・シーケンサは、現
在実行中のチャネルCH2の転送サイクルを終了し、アイ
ドル状態を経て、一旦、システム・バス使用要求状態Th
に移る。システム・バス使用要求状態Thである時刻t
4に、SEL−CH信号の指示がチャネルCH0に変る。SEL−CH
信号の指示がチャネルCH0に変ることによって、カウン
トレジスタ103、メモリ・アドレス・レジスタ107、ポー
ト・アドレス・レジスタ111、テンポラリ・レジスタ11
3、状態出力用レジスタ155ともにチャネルCH0用のもの
に変る。そして次にバス・サイクル・シーケンサはリー
ド転送状態Taに遷移し、チャネルCH0に対する転送サイ
クルを開始する。この時リード転送サイクルか、ライト
転送サイクルかはチャネルCH0が以前に起動されていた
ときのメイン・シーケンサの状態により決定される。最
後にチャネルCH0に対するDMA転送要求信号DRQをアクテ
ィブにしてDMA転送を開始する。
この様にして従来例では１転送単位でチャネルが切り
替わっていたのに対し、本発明では転送サイクル単位で
チャネルを切り替えることが可能になる。
替わっていたのに対し、本発明では転送サイクル単位で
チャネルを切り替えることが可能になる。
第４図，第11図のタイミング・チャートの比較から分
かるようにチャネルCH0のDMA転送要求信号CH0DRQがアク
ティブになってから従来例より短い２クロックでチャネ
ルCH2のDMA転送サイクルMsを終了し、チャネルCH0を指
示するSEL−CH信号をアクティブにし、チャネルCH0に切
り替えを行ってチャネルCH0のDMA転送を開始している。
かるようにチャネルCH0のDMA転送要求信号CH0DRQがアク
ティブになってから従来例より短い２クロックでチャネ
ルCH2のDMA転送サイクルMsを終了し、チャネルCH0を指
示するSEL−CH信号をアクティブにし、チャネルCH0に切
り替えを行ってチャネルCH0のDMA転送を開始している。
第５図（ａ），（ｂ）は、それぞれ本発明の第２の実
施例に用いられるテンポラリ・レジスタ213と、メイン
・シーケンサ215とを示すブロック図である。
施例に用いられるテンポラリ・レジスタ213と、メイン
・シーケンサ215とを示すブロック図である。
本実施例は、第１図の実施例のテンポラリ・レジスタ
113、メイン・シーケンサ115の代りにテンポラリ・レジ
スタ213と、メイン・シーケンサ215を用いたものであ
る。
113、メイン・シーケンサ115の代りにテンポラリ・レジ
スタ213と、メイン・シーケンサ215を用いたものであ
る。
テンポラリ・レジスタ213は、レジスタ2130,2131を有
する。チャネルCH0を選択するSEL−CH0信号がレジスタ2
130に直接印加され、レジスタ2131にインバータ214を介
して印加されている。メイン・シーケンサ215は第２図
の出力用レジスタ675の代りに出力用レジスタ685を有し
ており、出力用レジスタ675は状態出力用レジスタ255を
有している。状態出力用レジスタ255は、レジスタ2550,
2551を有する。SEL−CH0信号がレジスタ2550に直接に、
レジスタ2551にインバータ275を介して印加されてい
る。
する。チャネルCH0を選択するSEL−CH0信号がレジスタ2
130に直接印加され、レジスタ2131にインバータ214を介
して印加されている。メイン・シーケンサ215は第２図
の出力用レジスタ675の代りに出力用レジスタ685を有し
ており、出力用レジスタ675は状態出力用レジスタ255を
有している。状態出力用レジスタ255は、レジスタ2550,
2551を有する。SEL−CH0信号がレジスタ2550に直接に、
レジスタ2551にインバータ275を介して印加されてい
る。
したがって、第１の実施例ではチャネルCH0,CH1,CH2,
CH3間に優先順位をつけたが、本実施例ではチャネルCH0
のみが、１転送単位の途中でも、他のチャネルCH1,CH2,
CH3に対して優先することになる。つまり、SEL−CH0信
号が論理レベルロウ（以降、“L"と記す）のときはレジ
スタ2131,2551が使用され、チャネルCH1,CH2,CH3につい
ては従来例と同様に制御される。しかし、SEL−CH0信号
が論理レベルハイ（以降、“H"と記す）になるとレジス
タ2130,2550が使用され、他のチャネルCH1,CH2,CH3に優
先して、DMA転送がチャネルCH0に移る。
CH3間に優先順位をつけたが、本実施例ではチャネルCH0
のみが、１転送単位の途中でも、他のチャネルCH1,CH2,
CH3に対して優先することになる。つまり、SEL−CH0信
号が論理レベルロウ（以降、“L"と記す）のときはレジ
スタ2131,2551が使用され、チャネルCH1,CH2,CH3につい
ては従来例と同様に制御される。しかし、SEL−CH0信号
が論理レベルハイ（以降、“H"と記す）になるとレジス
タ2130,2550が使用され、他のチャネルCH1,CH2,CH3に優
先して、DMA転送がチャネルCH0に移る。
このように本実施例ではチャネルCH0のみを特権扱い
とし、チャネルCH0のDMA転送要求信号CH0DRQがアクティ
ブになるとすぐさまチャネルCH0に他のチャネルから切
り替わるようになっている。実用上はチャネルCH0だけ
を特権扱いとしただけでもシステムの応答性は大幅に上
がる。
とし、チャネルCH0のDMA転送要求信号CH0DRQがアクティ
ブになるとすぐさまチャネルCH0に他のチャネルから切
り替わるようになっている。実用上はチャネルCH0だけ
を特権扱いとしただけでもシステムの応答性は大幅に上
がる。
以上説明したように本発明は、他のチャネルからDMA
転送の切り替えを早くしようと望むチャネルに対応して
状態レジスタおよびデータレジスタを別個に設けている
ことにより、他のチャネルが１転送単位の途中であって
も、他のチャネルのデータ転送を途中の状態で中止さ
せ、所望のチャネルの状態レジスタおよびデータレジス
タを用いて所望のチャネルのDMA転送に切り替えること
ができ、他のチャネルの１転送単位のデータ転送が終了
するまで待つ必要がなくなり、応答性能を向上できる効
果がある。
転送の切り替えを早くしようと望むチャネルに対応して
状態レジスタおよびデータレジスタを別個に設けている
ことにより、他のチャネルが１転送単位の途中であって
も、他のチャネルのデータ転送を途中の状態で中止さ
せ、所望のチャネルの状態レジスタおよびデータレジス
タを用いて所望のチャネルのDMA転送に切り替えること
ができ、他のチャネルの１転送単位のデータ転送が終了
するまで待つ必要がなくなり、応答性能を向上できる効
果がある。
第１図は本発明のDMA転送装置を示すブロック図、第２
図は第１図の実施例のメイン・シーケンサ115を詳細に
示すブロック図、第３図は第２図のメイン・シーケンサ
115の動作を示す状態遷移図、第４図は第１図の実施例
において、DMA転送がチャネルCH2からチャネルCH0に移
るのを示すタイムチャート、第５図（ａ），（ｂ）は、
それぞれ本発明の第２の実施例に用いられるテンポラリ
・レジスタ213と、４メイン・シーケンサ215とを示すブ
ロック図、第６図は４つのチャネルCH0,CH1,CH2,CH3従
来のDMA転送装置を示すブロック図、第７図は第６図の
従来例の全体を制御するメイン・シーケンサ615を詳細
に示すブロック図、第８図は第７図のメイン・シーケン
サ615の動作を示す状態遷移図、第９図は第６図の従来
例の転送サイクルを制御するバス・サイクル・シーケン
サ116を示すブロック図、第10図は第９図のバス・サイ
クル・シーケンサ116の動作を示す状態遷移図、第11図
は第６図の従来例においてDMA転送がチャネルCH2からチ
ャネルCH0に移るのを示すタイムチャートである。 101……データ・バス、 102……アドレス・バス、 103……カウント・レジスタ、 1030,1031,1032,1033,……レジスタ、 105,109,……レジスタ、 1130,1131,1132,1133,……レジスタ、 1550,1551,1552,1553,……レジスタ、 104,108,112,……SEL−CH信号データ、 114,175……SEL−CH信号データ、 106……デクリメンタ、 107……メモリ・アドレス・レジスタ、 1070,1071,……アドレス・レジスタ 1072,1073,……アドレス・レジスタ 1110,1111,……アドレス・レジスタ 1112,1113,……アドレス・レジスタ 110……インク／デクリメンタ、 111……ポート・アドレス・レジスタ、 113……テンポラリ・レジスタ、 115……メイン・シーケンサ、 116……バス・サイクル・シーケンサ、 117……DRQ決定回路。
図は第１図の実施例のメイン・シーケンサ115を詳細に
示すブロック図、第３図は第２図のメイン・シーケンサ
115の動作を示す状態遷移図、第４図は第１図の実施例
において、DMA転送がチャネルCH2からチャネルCH0に移
るのを示すタイムチャート、第５図（ａ），（ｂ）は、
それぞれ本発明の第２の実施例に用いられるテンポラリ
・レジスタ213と、４メイン・シーケンサ215とを示すブ
ロック図、第６図は４つのチャネルCH0,CH1,CH2,CH3従
来のDMA転送装置を示すブロック図、第７図は第６図の
従来例の全体を制御するメイン・シーケンサ615を詳細
に示すブロック図、第８図は第７図のメイン・シーケン
サ615の動作を示す状態遷移図、第９図は第６図の従来
例の転送サイクルを制御するバス・サイクル・シーケン
サ116を示すブロック図、第10図は第９図のバス・サイ
クル・シーケンサ116の動作を示す状態遷移図、第11図
は第６図の従来例においてDMA転送がチャネルCH2からチ
ャネルCH0に移るのを示すタイムチャートである。 101……データ・バス、 102……アドレス・バス、 103……カウント・レジスタ、 1030,1031,1032,1033,……レジスタ、 105,109,……レジスタ、 1130,1131,1132,1133,……レジスタ、 1550,1551,1552,1553,……レジスタ、 104,108,112,……SEL−CH信号データ、 114,175……SEL−CH信号データ、 106……デクリメンタ、 107……メモリ・アドレス・レジスタ、 1070,1071,……アドレス・レジスタ 1072,1073,……アドレス・レジスタ 1110,1111,……アドレス・レジスタ 1112,1113,……アドレス・レジスタ 110……インク／デクリメンタ、 111……ポート・アドレス・レジスタ、 113……テンポラリ・レジスタ、 115……メイン・シーケンサ、 116……バス・サイクル・シーケンサ、 117……DRQ決定回路。
Claims (1)
- 【請求項１】ビット幅の広いデータを主記憶装置と、ビ
ット幅の狭いデータを複数の入出力装置と、各入出力装
置に対応して設けられた複数のチャネルを介し、チャネ
ルの優先順位に従ってそれぞれ交換し、DMA転送を行うD
MA転送装置において、 前記各チャネルのうち優先順位の高いものから予め選択
された１個以上のチャネルにそれぞれ対応して設けられ
た状態レジスタと、 前記選択されたチャネルにそれぞれ対応して設けられ、
前記ビット幅の広いデータを保持できるデータレジスタ
と、 DMA転送を行っている第１のチャネルから、優先順位の
高い第２のチャネルにDMA転送を切替るように指示され
た第２のチャネルが前記選択されたチャネルに該当する
場合、第１のチャネルのDMA転送を１転送単位の途中で
あっても中止させ、第２のチャネルに対応する状態レジ
スタおよびデータレジスタがそれぞれ保持しているDMA
転送状態および転送データに基づいて、第２のチャネル
が指示される以前に行ったDMA転送に引続いたDMA転送を
実行させ、実行させたDMA転送が終了すると、中止させ
た第１のチャネルのDMA転送を中止させた時点から再開
させる制御手段とを有することを特徴とするDMA転送装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24800388A JP2689523B2 (ja) | 1988-09-30 | 1988-09-30 | Ｄｍａ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24800388A JP2689523B2 (ja) | 1988-09-30 | 1988-09-30 | Ｄｍａ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296261A JPH0296261A (ja) | 1990-04-09 |
| JP2689523B2 true JP2689523B2 (ja) | 1997-12-10 |
Family
ID=17171744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24800388A Expired - Lifetime JP2689523B2 (ja) | 1988-09-30 | 1988-09-30 | Ｄｍａ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689523B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381538A (en) * | 1991-10-15 | 1995-01-10 | International Business Machines Corp. | DMA controller including a FIFO register and a residual register for data buffering and having different operating modes |
| JP6176058B2 (ja) | 2013-10-29 | 2017-08-09 | 株式会社ソシオネクスト | ダイレクトメモリアクセス制御装置、その制御方法、及び情報処理システム |
-
1988
- 1988-09-30 JP JP24800388A patent/JP2689523B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0296261A (ja) | 1990-04-09 |
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