JPH04247540A - メモリ間ブロック転送方式 - Google Patents
メモリ間ブロック転送方式Info
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- JPH04247540A JPH04247540A JP1313891A JP1313891A JPH04247540A JP H04247540 A JPH04247540 A JP H04247540A JP 1313891 A JP1313891 A JP 1313891A JP 1313891 A JP1313891 A JP 1313891A JP H04247540 A JPH04247540 A JP H04247540A
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- 230000015654 memory Effects 0.000 title claims abstract description 89
- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 7
- 230000010365 information processing Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理システムにおけ
るメモリ間ブロック転送方式に関する。
るメモリ間ブロック転送方式に関する。
【０００２】
【従来の技術】従来のメモリ間転送方式では、１ワード
単位の主記憶アクセスによる転送を行ない、転送元また
は転送先のアドレスがワード境界にないと主記憶のアク
セス回数が２倍に増加するものや、ｍワードのバースト
転送モードを用いた転送を行なえるが、転送元及び転送
先アドレスがｍワード境界にないと転送できないものが
ある。
単位の主記憶アクセスによる転送を行ない、転送元また
は転送先のアドレスがワード境界にないと主記憶のアク
セス回数が２倍に増加するものや、ｍワードのバースト
転送モードを用いた転送を行なえるが、転送元及び転送
先アドレスがｍワード境界にないと転送できないものが
ある。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
間転送方式では、転送元または転送先のアドレスがワー
ド境界にないとメモリのアクセス回数が増加して転送性
能が低下したり、ｍワードのバースト転送モードを用い
た転送でも、転送元及び転送先のアドレスがｍワード境
界にないと転送できないという問題がある。
間転送方式では、転送元または転送先のアドレスがワー
ド境界にないとメモリのアクセス回数が増加して転送性
能が低下したり、ｍワードのバースト転送モードを用い
た転送でも、転送元及び転送先のアドレスがｍワード境
界にないと転送できないという問題がある。
【０００４】
【課題を解決するための手段】本発明のメモリ間ブロッ
ク転送方式は、１バイト毎にアドレスが付与され、ｎバ
イト幅のデータバスに接続され、ｎバイトで１ワードを
構成しかつ１アクセスサイクルでｎバイト境界内の１バ
イトからｎバイトまでのデータをアクセスする第１のモ
ードと、ｍ×ｎで割り切れるアドレスからのｍワードを
アドレスを変えることなく１クロック毎に連続アクセス
可能なｍワードバースト転送の第２のモードとを持つ主
記憶回路を有する情報処理システムにおいて；１度のア
クセスで１クロック以内に１ワードのアクセスが可能な
ｍワードの４個の独立したメモリと；前記４個のメモリ
の読み出しデータを入力とし、１個の読み出しデータの
バイト位置を変換または２個の読み出しデータのバイト
位置を変換かつ合成し新たな１ワードデータに変換する
データ変換手段と；前記主記憶回路のブロック転送元先
頭アドレス，転送先アドレス及び転送バイト数を外部か
ら設定でき、この設定により前記主記憶回路へのアクセ
ス要求制御，前記４個のメモリへのアクセス制御及び前
記データ変換手段の制御を行ない、ブロック転送元先頭
アドレス及び転送先アドレスがｎまたはｍ×ｎで割り切
れるアドレスでない場合にも前記主記憶回路からの読み
出しは前記第２のモードを使用しかつ前記主記憶回路へ
の書き込みはｍワードバースト転送，１ワード転送及び
１ワード以下の転送の優先順位で可能な転送モードを選
択する制御を行なうブロック転送制御手段とを備える。
ク転送方式は、１バイト毎にアドレスが付与され、ｎバ
イト幅のデータバスに接続され、ｎバイトで１ワードを
構成しかつ１アクセスサイクルでｎバイト境界内の１バ
イトからｎバイトまでのデータをアクセスする第１のモ
ードと、ｍ×ｎで割り切れるアドレスからのｍワードを
アドレスを変えることなく１クロック毎に連続アクセス
可能なｍワードバースト転送の第２のモードとを持つ主
記憶回路を有する情報処理システムにおいて；１度のア
クセスで１クロック以内に１ワードのアクセスが可能な
ｍワードの４個の独立したメモリと；前記４個のメモリ
の読み出しデータを入力とし、１個の読み出しデータの
バイト位置を変換または２個の読み出しデータのバイト
位置を変換かつ合成し新たな１ワードデータに変換する
データ変換手段と；前記主記憶回路のブロック転送元先
頭アドレス，転送先アドレス及び転送バイト数を外部か
ら設定でき、この設定により前記主記憶回路へのアクセ
ス要求制御，前記４個のメモリへのアクセス制御及び前
記データ変換手段の制御を行ない、ブロック転送元先頭
アドレス及び転送先アドレスがｎまたはｍ×ｎで割り切
れるアドレスでない場合にも前記主記憶回路からの読み
出しは前記第２のモードを使用しかつ前記主記憶回路へ
の書き込みはｍワードバースト転送，１ワード転送及び
１ワード以下の転送の優先順位で可能な転送モードを選
択する制御を行なうブロック転送制御手段とを備える。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の構成を示す。こ
の実施例では、主記憶は１バイト毎にアドレスが付与さ
れ、４バイト幅のデータバスに接続され、４バイトで１
ワードを構成し、また１アクセスサイクルで４バイト境
界内の１バイトから４バイトまでのデータをアクセスす
るモードと、１６で割り決れるアドレスからの４ワード
をアドレスを変えることなく１クロック毎に連続アクセ
ス可能な４ワードバースト転送モードとを持っているも
のとする。
の実施例では、主記憶は１バイト毎にアドレスが付与さ
れ、４バイト幅のデータバスに接続され、４バイトで１
ワードを構成し、また１アクセスサイクルで４バイト境
界内の１バイトから４バイトまでのデータをアクセスす
るモードと、１６で割り決れるアドレスからの４ワード
をアドレスを変えることなく１クロック毎に連続アクセ
ス可能な４ワードバースト転送モードとを持っているも
のとする。
【０００７】図１において、１１，１２，１３，１４は
４ワードのメモリであり、それぞれアドレス及び読み書
き制御信号ｂ，ｃ，ｄ，ｅにより４ワードの中からワー
ドを選択及び読み書き動作の制御を受ける。読み出し時
には、アドレス確定から１クロック以内に読み出しデー
タがそれぞれ信号ｆ，ｇ，ｈ，ｉに出力される。書き込
みデータは、主記憶が接続されているデータバス１から
内部書き込みデータ信号ａを経由して、メモリ１１，１
２，１３，１４に与えられる。
４ワードのメモリであり、それぞれアドレス及び読み書
き制御信号ｂ，ｃ，ｄ，ｅにより４ワードの中からワー
ドを選択及び読み書き動作の制御を受ける。読み出し時
には、アドレス確定から１クロック以内に読み出しデー
タがそれぞれ信号ｆ，ｇ，ｈ，ｉに出力される。書き込
みデータは、主記憶が接続されているデータバス１から
内部書き込みデータ信号ａを経由して、メモリ１１，１
２，１３，１４に与えられる。
【０００８】データ変換器１５はメモリ１１，１２，１
３，１４からの読み出しデータから変換制御信号ｉの指
示により１ワードのデータのバイト位置変換、またはメ
モリ１１，１２、メモリ１３，１４、またはメモリ１１
，１３の２ワード分のデータをそれぞれバイト位置変換
を行なった後に合成して新たな１ワードデータに変換し
、信号ｋを経由し、主記憶の接続されているデータバス
１に出力する。
３，１４からの読み出しデータから変換制御信号ｉの指
示により１ワードのデータのバイト位置変換、またはメ
モリ１１，１２、メモリ１３，１４、またはメモリ１１
，１３の２ワード分のデータをそれぞれバイト位置変換
を行なった後に合成して新たな１ワードデータに変換し
、信号ｋを経由し、主記憶の接続されているデータバス
１に出力する。
【０００９】ブロック転送制御部１６は４個のメモリ１
１，１２，１３，１４及びデータ変換器１５を制御し、
高速なメモリ間のブロック転送実行を制御する。ブロッ
ク転送制御部１６には、転送元の先頭アドレス，転送先
の先頭アドレス，転送バイト数を保持するレジスタがあ
り、プロセッサ等によりデータバス１及び内部書き込み
のデータ信号ａを経由して設定される。ブロック転送制
御部１６はこのデータを元に主記憶からのデータを４個
のメモリの必要な部分に読み込み、また読み込んだデー
タを転送先へ主記憶の書き込みアクセス回数が最小とな
るように変換し、主記憶に書き込む制御を行なう。また
、主記憶アクセスのアクセスアドレスの発生も行なう。
１，１２，１３，１４及びデータ変換器１５を制御し、
高速なメモリ間のブロック転送実行を制御する。ブロッ
ク転送制御部１６には、転送元の先頭アドレス，転送先
の先頭アドレス，転送バイト数を保持するレジスタがあ
り、プロセッサ等によりデータバス１及び内部書き込み
のデータ信号ａを経由して設定される。ブロック転送制
御部１６はこのデータを元に主記憶からのデータを４個
のメモリの必要な部分に読み込み、また読み込んだデー
タを転送先へ主記憶の書き込みアクセス回数が最小とな
るように変換し、主記憶に書き込む制御を行なう。また
、主記憶アクセスのアクセスアドレスの発生も行なう。
【００１０】次に、図１，図２，図３及び図４を参照し
てブロック転送を行なう場合の動作について説明する。 図２は２００５番地から３２バイト分のデータａ〜ｚ，
Ａ〜Ｆを１００３番地へ転送した場合の主記憶の状態を
示したものである。図３及び図４は図２に示すブロック
転送を行なう場合の主記憶のアクセスサイクル毎の主な
データの動きを示したものである。始めに、転送元及び
転送先の先頭アドレスと転送バイト数が設定され、ブロ
ック転送動作が起動されると、ブロック転送制御部１６
は主記憶に対して２０００番地から４ワードのバースト
読み出しを要求し、読み出された４ワードのデータはメ
モリ１１，１２に同時に書き込まれる（図３（ａ）参照
）。２０１０番地から４ワードバースト読み出しを要求
し、メモリ１３，１４に同時に書き込まれる（図３（ｂ
）参照）。メモリ１１の４番地のデータを読み出してバ
イト位置変換を行ない、データａを１バイト主記憶の１
００３番地に書き込む（図３（ｃ）参照）。メモリ１１
の４番地とメモリ１２の８番地を同時に読み出し、バイ
ト位置変換及び合成を行ない、４バイトデータｂ，ｃ，
ｄ，ｅを作成し、これを主記憶の１００４番地に１ワー
ド書き込みを行なう（図３（ｄ）参照）。メモリ１１の
８番地とメモリ１２のｃ番地を同時に読み出し、バイト
位置変換及び合成を行ない、４バイトデータｆ，ｇ，ｈ
，ｉを作成し、これを主記憶の１００８番地に１ワード
書き込みを行なう（図３（ｅ）参照）。
てブロック転送を行なう場合の動作について説明する。 図２は２００５番地から３２バイト分のデータａ〜ｚ，
Ａ〜Ｆを１００３番地へ転送した場合の主記憶の状態を
示したものである。図３及び図４は図２に示すブロック
転送を行なう場合の主記憶のアクセスサイクル毎の主な
データの動きを示したものである。始めに、転送元及び
転送先の先頭アドレスと転送バイト数が設定され、ブロ
ック転送動作が起動されると、ブロック転送制御部１６
は主記憶に対して２０００番地から４ワードのバースト
読み出しを要求し、読み出された４ワードのデータはメ
モリ１１，１２に同時に書き込まれる（図３（ａ）参照
）。２０１０番地から４ワードバースト読み出しを要求
し、メモリ１３，１４に同時に書き込まれる（図３（ｂ
）参照）。メモリ１１の４番地のデータを読み出してバ
イト位置変換を行ない、データａを１バイト主記憶の１
００３番地に書き込む（図３（ｃ）参照）。メモリ１１
の４番地とメモリ１２の８番地を同時に読み出し、バイ
ト位置変換及び合成を行ない、４バイトデータｂ，ｃ，
ｄ，ｅを作成し、これを主記憶の１００４番地に１ワー
ド書き込みを行なう（図３（ｄ）参照）。メモリ１１の
８番地とメモリ１２のｃ番地を同時に読み出し、バイト
位置変換及び合成を行ない、４バイトデータｆ，ｇ，ｈ
，ｉを作成し、これを主記憶の１００８番地に１ワード
書き込みを行なう（図３（ｅ）参照）。
【００１１】次に、メモリ１１のｃ番地とメモリ１３の
０番地を同時に読み出し、バイト位置変換及び合成を行
ない、４バイトデータｉ，ｋ，ｌ，ｍを作成し、これを
主記憶の１００ｃ番地に１ワード書き込みを行なう（図
４（ａ）参照）。ここで、メモリ１１，１２のデータは
全て使用したので、主記憶に対して２０２０番地から４
ワードバースト読み出しを要求し、読み出された４ワー
ドのデータはメモリ１１，１２に同時に書き込まれる（
図４（ｂ）参照）。転送先のアドレスが４ワード境界と
なり、また残りの転送バイト数が１６バイト以上あるの
で、主記憶に対して１０１０番地からの４ワードバース
ト書き込み要求を出す。書き込みデータは図３（ｄ），
（ｅ）及び図４（ａ）と同様の方法により合成された４
バイトデータｎ，ｏ，ｐ，ｑ、ｒ，ｓ，ｔ，ｕ、ｖ，ｗ
，ｘ，ｙ、ｚ，Ａ，Ｂ，Ｃをクロック毎に主記憶に供給
する（図４（ｃ）参照）。さらに、メモリ１１の０番地
とメモリ１２の４番地のデータを同時に読み出し、バイ
ト位置変換及び合成を行なって３バイトデータＤ，Ｅ，
Ｆを作成し、これを主記憶の１０２０番地から３バイト
書き込みを行ない、３２バイトのブロック転送が終了す
る（図４（ｄ）参照）。
０番地を同時に読み出し、バイト位置変換及び合成を行
ない、４バイトデータｉ，ｋ，ｌ，ｍを作成し、これを
主記憶の１００ｃ番地に１ワード書き込みを行なう（図
４（ａ）参照）。ここで、メモリ１１，１２のデータは
全て使用したので、主記憶に対して２０２０番地から４
ワードバースト読み出しを要求し、読み出された４ワー
ドのデータはメモリ１１，１２に同時に書き込まれる（
図４（ｂ）参照）。転送先のアドレスが４ワード境界と
なり、また残りの転送バイト数が１６バイト以上あるの
で、主記憶に対して１０１０番地からの４ワードバース
ト書き込み要求を出す。書き込みデータは図３（ｄ），
（ｅ）及び図４（ａ）と同様の方法により合成された４
バイトデータｎ，ｏ，ｐ，ｑ、ｒ，ｓ，ｔ，ｕ、ｖ，ｗ
，ｘ，ｙ、ｚ，Ａ，Ｂ，Ｃをクロック毎に主記憶に供給
する（図４（ｃ）参照）。さらに、メモリ１１の０番地
とメモリ１２の４番地のデータを同時に読み出し、バイ
ト位置変換及び合成を行なって３バイトデータＤ，Ｅ，
Ｆを作成し、これを主記憶の１０２０番地から３バイト
書き込みを行ない、３２バイトのブロック転送が終了す
る（図４（ｄ）参照）。
【００１２】図５は図１に示すメモリ間ブロック転送回
路を適用した情報処理システムの一例を示す。このシス
テムはメモリ間ブロック転送回路２１と主記憶（回路）
２２とプロセッサ２３とアドレス及び制御バス２とデー
タバス１とを備える。転送回路２１はプロセッサ２３か
らの転送アドレス及び転送バイト数の指示によりブロッ
ク転送を起動され、主記憶２２とデータの授受を行ない
主記憶２２上のデータのブロック転送を行なう。
路を適用した情報処理システムの一例を示す。このシス
テムはメモリ間ブロック転送回路２１と主記憶（回路）
２２とプロセッサ２３とアドレス及び制御バス２とデー
タバス１とを備える。転送回路２１はプロセッサ２３か
らの転送アドレス及び転送バイト数の指示によりブロッ
ク転送を起動され、主記憶２２とデータの授受を行ない
主記憶２２上のデータのブロック転送を行なう。
【００１３】図６には従来の１ワード単位の主記憶アク
セスによる転送方式で図２に示すような転送を行なった
場合の主記憶アクセスの状態を示す。図６において、Ｎ
ｏ．はアクセス回数、アドレスはアクセスアドレス、Ｒ
／Ｗは主記憶からの読み出し（Ｒ）または主記憶への書
き込み（Ｗ）を示す。データはそのアクセス時のデータ
を示す。この従来の方式の場合、２６回の１ワード以下
の主記憶アクセスを必要としている。一方、この発明の
実施例では４回の４ワードバーストアクセスと５回の１
ワード以下のアクセスとの計９回の主記憶アクセスで済
む。ここで、４ワード以下の主記憶アクセスに２クロッ
ク、かつ４ワードバーストアクセスに５クロックかかる
とすると、従来方式では２６×２クロック＝５２クロッ
クであるのに対し、この発明の実施例では４×５クロッ
ク＋５×２クロック＝３０クロックであり、１．７３倍
高速となる。
セスによる転送方式で図２に示すような転送を行なった
場合の主記憶アクセスの状態を示す。図６において、Ｎ
ｏ．はアクセス回数、アドレスはアクセスアドレス、Ｒ
／Ｗは主記憶からの読み出し（Ｒ）または主記憶への書
き込み（Ｗ）を示す。データはそのアクセス時のデータ
を示す。この従来の方式の場合、２６回の１ワード以下
の主記憶アクセスを必要としている。一方、この発明の
実施例では４回の４ワードバーストアクセスと５回の１
ワード以下のアクセスとの計９回の主記憶アクセスで済
む。ここで、４ワード以下の主記憶アクセスに２クロッ
ク、かつ４ワードバーストアクセスに５クロックかかる
とすると、従来方式では２６×２クロック＝５２クロッ
クであるのに対し、この発明の実施例では４×５クロッ
ク＋５×２クロック＝３０クロックであり、１．７３倍
高速となる。
【００１４】
【発明の効果】以上説明したように本発明によれば、４
個のメモリに読み出された主記憶上のデータをバイト位
置変換及び合成し、主記憶への書き込み単位を可能な限
り大きくすることにより、ブロック転送による主記憶ア
クセス回数を減少させ、転送性能を向上できる。
個のメモリに読み出された主記憶上のデータをバイト位
置変換及び合成し、主記憶への書き込み単位を可能な限
り大きくすることにより、ブロック転送による主記憶ア
クセス回数を減少させ、転送性能を向上できる。
【図１】本発明の一実施例を示す構成図である。
【図２】同実施例における主記憶の内容を示す図である
。
。
【図３】同実施例の動作を説明するための図である。
【図４】同実施例の動作を説明するための図である。
【図５】同実施例におけるシステム構成を示す図である
。
。
【図６】従来の方式の主記憶アクセスを説明するための
図である。
図である。
１１，１２，１３，１４ メモリ１５ デ
ータ変換器 １６ ブロック転送制御部 ２１ メモリ間ブロック転送回路２２ 主
記憶 ２３ プロセッサ １ データ線 ２ アドレス及び制御信号線
ータ変換器 １６ ブロック転送制御部 ２１ メモリ間ブロック転送回路２２ 主
記憶 ２３ プロセッサ １ データ線 ２ アドレス及び制御信号線
Claims (1)
- 【請求項１】 １バイト毎にアドレスが付与され、ｎ
バイト幅のデータバスに接続され、ｎバイトで１ワード
を構成しかつ１アクセスサイクルでｎバイト境界内の１
バイトからｎバイトまでのデータをアクセスする第１の
モードと、ｍ×ｎで割り切れるアドレスからのｍワード
をアドレスを変えることなく１クロック毎に連続アクセ
ス可能なｍワードバースト転送の第２のモードとを持つ
主記憶回路を有する情報処理システムにおいて；１度の
アクセスで１クロック以内に１ワードのアクセスが可能
なｍワードの４個の独立したメモリと；前記４個のメモ
リの読み出しデータを入力とし、１個の読み出しデータ
のバイト位置を変換または２個の読み出しデータのバイ
ト位置を変換かつ合成し新たな１ワードデータに変換す
るデータ変換手段と；前記主記憶回路のブロック転送元
先頭アドレス，転送先アドレス及び転送バイト数を外部
から設定でき、この設定により前記主記憶回路へのアク
セス要求制御，前記４個のメモリへのアクセス制御及び
前記データ変換手段の制御を行ない、ブロック転送元先
頭アドレス及び転送先アドレスがｎまたはｍ×ｎで割り
切れるアドレスでない場合にも前記主記憶回路からの読
み出しは前記第２のモードを使用しかつ前記主記憶回路
への書き込みはｍワードバースト転送，１ワード転送及
び１ワード以下の転送の優先順位で可能な転送モードを
選択する制御を行なうブロック転送制御手段と；を備え
ることを特徴とするメモリ間ブロック転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313891A JPH04247540A (ja) | 1991-02-04 | 1991-02-04 | メモリ間ブロック転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313891A JPH04247540A (ja) | 1991-02-04 | 1991-02-04 | メモリ間ブロック転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247540A true JPH04247540A (ja) | 1992-09-03 |
Family
ID=11824804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313891A Pending JPH04247540A (ja) | 1991-02-04 | 1991-02-04 | メモリ間ブロック転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004057481A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | Ｄｍａ制御装置、ｄｍａ制御方法、ｄｍａ制御プログラム |
-
1991
- 1991-02-04 JP JP1313891A patent/JPH04247540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004057481A1 (ja) * | 2002-12-20 | 2004-07-08 | Fujitsu Limited | Ｄｍａ制御装置、ｄｍａ制御方法、ｄｍａ制御プログラム |
| US7330914B2 (en) | 2002-12-20 | 2008-02-12 | Fujitsu Limited | DMA controller, DMA control method and DMA control program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991012 |