JPS63217461A - デイジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ディジタル信号処理装置に関し、特に、マス
ク側の汎用ＣＰＵとスレーブ側のディジタル信号プロセ
ッサとのマルチプロセッサ構成を有するディジタル信号
処理装置に関する。

８０発明の概要 本発明は、マスク側の汎用ＣＰＵとスレーブ側のディジ
タル信号プロセッサとを有するマルチプロセッサ構成の
ディジタル信号処理装置において、ディジタル信号プロ
セッサのプログラムをＲＡ　Ｍに書き込むようにし、こ
のプログラムＲＡＭを、ディジタル信号プロセッサの空
き時間を利用してマスク側の汎用ＣＰＵてアクセスしプ
ログラム内容を書き換え可能とすることにより、簡単な
構成にて、ディジタル信号プロセッサの信号処理速度を
犠牲にすることなく高速の信号処理を実現するものであ
る。

Ｃ６従来の技術 近年において、オーディオ信号やビデオ信号等を例えば
ＰＣＭ（パルス符号変調）によりディジタル化し、この
ＰＣＭディジタル信号に対して各種信号処理を施すこと
が多く行われるようになっている。このようなＰ　ＣＭ
ディジタル信号等を円滑に信号処理するために、所謂Ｄ
ＳＰ　（ディジタル信号プロセッサ）が用いられること
が多くなっており、特にこのＤＳＰにおける信号処理動
作を所謂マイクロプロセッサ等の汎用ＣＰＵにより管理
制御するようなマルチプロセッサ構成としたものが多い
。

このような汎用ＣＰＵとＤＳＰとを用いて構成されるマ
ルチプロセッサのディジタル信号処理装置の一例を第４
図に示す。

この第４図において、入力端子１には処理を施そうとす
る入力信号、例えばアナログオーディオ信号が供給され
、Ａ／Ｄ変換器（アナログ／ディジタル変換器）２でデ
ィジタル信号に変換され、上記ＤＳＰ３でディジタル信
号処理が施された後、Ｄ／Ａ変換器（ディジタル／アナ
ログ変換器）４でアナログ信号に変換されて出力端子５
より取り出される。ここでＤＳＰ３には少なくともプロ
グラムＲＯＭ６及びデータＲＡＭ７が接続されており、
ＤＳＰ３はプログラムＲＯＭ６に書き込まれた所謂マイ
クロプログラム等を読み取りながら信号処理を順次実行
する。マイクロプロセッサ等の汎用ＣＰＵＩ　１は、こ
のＤＳＰ３による信号処理動作を管理制御するために設
けられており、入出力用のバッファレジスタ１２を介し
ＤＳＰ３に接続されている。またこの汎用ｃｐｕｔ　ｉ
には、プログラムＲＯＭ１３及びデータＲＡＭ１４が接
続されている。

このような構成のディジタル信号処理装置において、マ
スク例の汎用ＣＰＵＩ　１とスレーブ側のＤＳＰ３との
間のバッファレジスタ１２としては、デュアルポー１−
ＲＡＭや所謂ＦＩＦＯ型レジ入レジスタいられ、このレ
ジスフ１２を介してデータのやりとりがなされる。いま
、ＤＳＰ３の信号処理によってディジタルフィルタが構
成されており、マスク側の汎用ＣＰＵＩ　１から該ディ
ジタルフィルタのカットオフ周波数等を制御する場合を
考えると、ＤＳＰ３は汎用ＣＰＵＩ　１がらこの周波数
制御等のための情報が送られてくることを想定し、常に
上記バッファレジスタ１２を監視しなければならない。

一般に、ＤＳＰでディジタルフィルタを構成する場合に
は、ＤＳＰの処理速度がそのままサンプリング周波数に
影響するため、なるべく高いサンプリング周波数で動作
させるには、マスタ側ＣＰＵＩ　１からのデータのやり
とりに消費する時間を最小にしなければならない。

Ｄ１発明が解決しようとする問題点 ところで、本件出願人は、特開昭５８−１４４２７２号
公報において、スレーブ側のＤＳＰのプログラムメモリ
にＲＡＭを用い、このプログラムＲＡＭをマスク例の汎
用ＣＰＵにより書き換え可能に構成したディジタル信号
処理装置を提案している。このディジタル信号処理装置
においては、制御情報のやりとりのための時間ロスが少
なくなりスレーブ側のＤＳＰの処理の高速化を図ること
ができるという利点がある。

しかしながら、この先願のディジタル信号処理装置にお
いては、上記プログラムＲＡＭを２ペ一ジ分用意してお
き、フラグによってマスク側からアクセスするページと
スレーブ側からアクセスするページとの区別をしている
ため、ページ切換制御が必要となり、またＲＡＭ容量が
少なくとも２ペ一ジ分必要となってしまう。

本発明は、このような実情に鑑みてなされたものであり
、マスク側の汎用ＣＰＵからスレーブ側のＤＳＰの信号
処理機能等を自由に管理制御できるとともに、スレーブ
側のＤＳＰはマスクからの情報を受は取り処理するため
の時間が不要となってディジタル信号処理の高速化が図
れるのみならず、ページ切換処理等の必要も無く、メモ
リ容量も少なくて済むようなディジタル信号処理装置の
提供を目的とする。

Ｅ０問題点を解決するための手段 本発明に係るディジタル信号処理装置は、上述の問題点
を解決するために、ディジタル信号プロセッサと、この
ディジタル信号プロセッサでのディジタル信号処理手順
が少なくとも書き込まれたプログラムＲＡＭと、上記デ
ィジタル信号プロセッサによるディジタル信号処理を制
御する汎用ＣＰＵとを存し、上記ディジタル信号プロセ
ッサが上記プログラムＲＡＭをアクセスしていない間に
、上記汎用ＣＰｔＪにより上記プログラムＲＡＭをアク
セスして、該ＲＡ　Ｍの記憶内容を変更することを特徴
としている。

Ｆ６作用 ディジタル信号プロセッサの空き時間を利用してマスク
側の汎用ＣＰＵでプログラムＲＡＭをアクセスし、その
記憶内容を書き換えることにより、簡単な構成にて、デ
ィジタル信号処理の高速化を実現する。

Ｇ、実施例 以下、本発明の実施例について凹面を参照しながら詳細
に説明する。

第１図は本発明の一実施例を示し、入力端子１には処理
を施す対象となる入力信号、例えばアナログオーディオ
信号が供給されている。この入力信号は、Ａ／Ｄ変換器
（アナログ／ディジタル変換器）２にてディジタル信号
に変換され、ＤＳＰ（ディジタル信号プロセッサ）３に
送られて所要の信号処理が施された後、Ｄ／Ａ変換器（
ディジタル／アナログ変換器）４でアナログ信号に変換
されて出力端子５より取り出される。ＤＳＰ３には、デ
ータＲＡＭ７及び所謂マイクロプログラム等が書き込ま
れるプログラムＲＡＭ８が接続されており、このプログ
ラムＲＡＭ８に書き込まれたプログラム等を読み取りな
がら信号処理を順次実行するようになっている。ＤＳＰ
３による信号処理動作を管理制御するためのマイクロプ
ロセッサあるいはホストコンビニーり等の汎用ＣＰＵＩ
Ｉには、プログラムＲＯＭ１３及びデータＲＡＭＩ４が
接続されている。この汎用ＣＰＵ１１は、上記ＤＳＰ３
のプログラムＲＡＭａとも接続がなされており、このＲ
ＡＭ８に対するアクセスが可能となっている。すなわち
、このディジタル信号処理装置は、マスク例の汎用ＣＰ
ＵＩ　１とスレーブ側のＤＳＰとを存して成るマルチプ
ロセッサ構成のシステムとなっている。

ここで、上記汎用ＣＰＵＩ　Ｌ、プログラムＲＡＭ８及
びＤＳＰ３の間の接続関係の具体例について、第２図を
参照しながら説明する。

この第２図において、端子２１．２２及び２３は、上記
汎用ＣＰＵＩＩのアドレス端子、データ端子及び書き込
み制御端子にそれぞれ接続されている。切換スイッチ２
４の被選択端子ａには上記上記端子２１が接続され、被
選択端子すにはＤＳＰ３のアドレス端子が接続されてい
る。この切換スイッチ２４からの出力は、プログラムＲ
ＡＭ８のアドレス端子に送られている。このプログラム
ＲＡＭ８のデータ端子は、上記端子２２に接続されると
ともにＤＳＰ３のデータ端子に接続されている。切換ス
イッチ２５の被選択端子ａは上記端子２３に接続されて
おり、被選択端子すには端子２６からの例えば“’Ｈ”
　（ハイレヘル）信号が供給されている。この切換スイ
ッチ２５からの出力は、プログラムＲＡＭ８の続出／１
！込端子（所謂リード／ライト端子）に送られている。

これらの切換スイッチ２４．２５は、端子２７からの切
換制御信号に応じて連動して切換接続されるようになっ
ている。

以上の構成において、ＤＳＰ３のクロックが第３図Ａの
ように入力されるとき、ＤＳＰ３のアドレス信号が有効
となる区間を第３図Ｂの白抜き部分とし、データがを効
となる区間を第３図Ｃの白抜き部分とする。これらの第
３図Ａ−Ｃから明らかなように、ＤＳＰ３のアドレスや
データが有効となるのがクロックの１周期の間の略々後
半部分であり、前半の図中斜線部に示す「空き」がある
ことを考慮して、クロック周期の前半部分で上記汎用Ｃ
ＰＵＩＩによるＲＡＭ８のアクセスを行うようにしてい
る。すなわち、クロックの１周期に等しい期間Ｔのうち
の前半Ｔ、において各切換スイッチ２４．２５を被選択
端子ａ側に切り換えて、上記汎用ＣＰＵＩＩから端子２
１を介して供給されるアドレスをプログラムＲＡＭ８の
アドレス端子に送るのに対し、後半Ｔ５においては各切
換スインチ２４．２５を被選択端子す側に切り換えて、
ＤＳＰ３のアドレス端子からの上記有効となったアドレ
スをＲＡＭ８のアドレス端子に送る（第３図り参照）。

これらのアドレス入力に応じて、ＲＡＭ８のデータ端子
には第３図已に示すような信号が現れる。また、端子２
７に供給されるスインチ切換制御信号は、第３図Ｆに示
すように、上記ＤＳＰクロック（第３図Ａ）と同じ周期
で位相がやや遅れたものとなっている。

ここで、切換スイッチ２５も上記第３図Ｆの制御信号に
応じて切換制御されることより、上記１周期Ｔの前半Ｔ
、の間は、端子２３に供給される上記汎用ＣＰＵＩＩか
らの書き込み指令信号がＲＡＭ８の読出／書込端子に送
られ、この書き込み指令信号が“Ｌ”のとき端子２２に
供給されたＣＰＵデータがＲＡＭ８に書き込まれる。こ
れに対して、後半Ｔ、の間は、端子２６の上記“Ｈ”信
号がＲＡＭ８の読出／書込端子に送られ、ＲＡＭ８は読
み出し状態に制御される。

以上のように、スレーブ側のＤＳＰ３の少なくともプロ
グラムが割り当てられるメモリ空間を、マスク側の汎用
ＣＰＵＩ　１のデータ用メモリ空間の一部と同一にし、
それぞれの側からＲＡＭ８のアクセスを時分割で行うこ
とにより、ＤＳＰＳ側での制御情報のやりとりのための
処理時間のロスが無くなり、ディジタル信号処理の高速
化を実現できる。また、スレーブ側のＤＳＰ３のプログ
ラムが全てマスク側ＣＰＵＩＩの管理下におかれるため
、ディジタル信号処理の機能の修正、変更、追加が簡単
に実現できる。例えば、ＤＳＰａ側でディジタルフィル
タを実現する場合に、該フィルタのフィルタ係数等を変
更するには、汎用ＣＰＵ１１側からプログラムの該当箇
所を書き換えるだけでよく、ＤＳＰａ側でのフィルタ係
数変更処理は不要である。しかも、ＲＡＭ８を時分割使
用しているため、２ペ一ジ分のメモリ容量を持たせる必
要も無く、またページ切換等の制御も不要であることは
勿論である。

なお、本発明は、上記実施例のみに限定されるものでは
なく、例えば、第１図のＡ／Ｄ、Ｄ／Ａ変換器を用いず
に直接ディジタル信号を人出力してもよいことは勿論で
ある。この他、本発明の要旨を逸脱しない範囲において
種々の変更が可能である。

Ｈ０発明の効果 本発明のディジタル信号処理装置によれば、マスク側の
汎用ＣＰＵは、ディジタル信号プロセッサがプログラム
ＲＡＭをアクセスしていない空き時間を利用して時分割
的にＲＡＭアクセスを行い、その記憶内容を書き換える
ことにより、ＤＳＰ側での制御情報のやりとりのための
処理時間のロスが無くなり、ディジタル信号処理の高速
化を実現できるとともに、スレーブ側のＤＳＰのプログ
ラムが全てマスク側ＣＰＵの管理下におかれるため、デ
ィジタル信号処理の機能の修正、変更、追加が簡単に実
現できる。しかも、２ペ一ジ分のメモリ容量を持たせる
必要が無く、ページ切換処理の必要も無いため、より簡
単な構成でより高速のディジタル信号処理を実現するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例となるディジタル信号処理装
置の概略構成を示すブロック図、第２図は該実施例の要
部を示すブロンク回路図、第３図は動作説明のためのタ
イムチャート、第４図は従来例を示すブロック図である
。 １・・・信号入力端子 ３・・・ＤＳＰ　（ディジタル信号プロセッサ）５・・
・信号出力端子 ７．１４・・・データＲＡＭ ８・・・プログラムＲＡＭ １１・・・汎用ＣＰＵ １３・・・プログラムＲＯＭ ２４．２５・・・切換スイッチ

Claims (1)

1. 【特許請求の範囲】 ディジタル信号プロセッサと、 このディジタル信号プロセッサでのディジタル信号処理
   手順が少なくとも書き込まれたプログラムＲＡＭと、 上記ディジタル信号プロセッサによるディジタル信号処
   理を制御する汎用ＣＰＵとを有し、上記ディジタル信号
   プロセッサが上記プログラムＲＡＭをアクセスしていな
   い間に、上記汎用ＣＰＵにより上記プログラムＲＡＭを
   アクセスして、該ＲＡＭの記憶内容を変更することを特
   徴とするディジタル信号処理装置。