JPS6356745A - 命令処理装置のメモリアドレス制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は命令処理装置を構成するメモリアドレス制御回
路において、メモリアドレスを出力するメモリアドレス
レジスタを、マスタ出力をもつマスタ／スレイブフリッ
プフロップ回路素子で構成し、従来のメモリアドレスレ
ジスタと命令アドレスレジスタとを一体化して、回路構
成を簡略化する。

〔産業上の利用分野〕

本発明は命令処理装置のメモリアドレス制御回路の改良
に関するものである。

〔従来の技術〕

第４図は、データ処理装置における従来の命令処理装置
のメモリアドレス制御回路を説明する図である。

データ処理装置の命令処理装置のメモリ１には命令とデ
ータが格納されている。

このメモリ１の内容を読み出し、あるいはメモＩ７１に
命令あるいはデータを書き込む際には、アクセスすべき
アドレスを、メモリアドレスレジスタ７がメモリ１に出
力する。

アドレスを指定されて読み出されたメモリｌの内容は、
−旦、メモリデータレジスタ２に格納される。

その内容が命令であれば、命令レジスタ３に送出され、
命令デコード回路４で解読されて、演算回路５でその命
令に基づいた処理が実行される。

また、メモリデータレジスタ２から読み出された内容が
データであれば、直接演算回路５に送出され、実行中の
命令のデータとされる。

演算回路５は、入力された命令あるいはデータを処理し
、これによって生成したアドレスを、これが命令アドレ
スの場合は、命令アドレスレジスタ６を介してマルチプ
レクサ８に出力し、また、データアドレスの場合は、直
接マルチプレクサ８に出力する。

マルチプレクサ８は、命令アドレスレジスタ６からの出
力と、演算回路５からの出力のうちいずれか一方を選択
して、メモリアドレスレジスタ７に出力する。

１つのジョブを実行するための命令群は、通常連続する
メモリ領域に格納されていて、各命令の先頭アドレスは
一定間隔で配置されている。

歩進回路９は、１つの命令のアドレスから次の命令アド
レスを算出するものである。即ち、命令アドレスレジス
タ６に格納された命令のアドレスに所定値を加算して、
現在実行中の命令の次に実行される命令のアドレスを生
成し、これを再び命令アドレスレ）スタ６に転送する。

このアドレスは、更にマルチプレクサ８を経て命令アド
レスレジスタ７に転送されるとともに、歩進回路９に送
られる。

このようにして、アクセスすべきメモリアドレスが連鎖
的に生成される。

一方、メモリ１から読み出された命令が、メモリｌ自体
をアクセスする命令、即ち、ロード／ストア命令であっ
た場合には、メモリアドレスレジスタ７には、命令アド
レスレジスタ６に格納されているアドレスではなく、そ
のロード／ストア命令がデータを読み出し、あるいは書
き込むアドレスを転送する必要がある。

上記ロード／ストア命令に対するデータのアクセスが実
行される間、命令アドレスレジスタ６は格納された命令
を保持している。

そして、データのアクセスが終わった後、命令アドレス
レジスタ６に格納されたデータが、メモリアドレスレジ
スタ７に送出されることになる。

〔発明が解決しようとする問題点〕

上記したようにロード／ストア命令を実行する間は、メ
モリアドレスレジスタにはデータのアドレスが格納され
るので、その間はロード／ストア命令の次に実行される
命令のアドレスは、命令アドレスレジスタに保持されて
いる。

従って、アドレスを格納するレジスタとしては、同じ容
量のメモリアドレスレジスタと命令アドレスレジスタの
２個が必要である。

そして、この２個のレジスタはそれぞれ実装場所を占有
し、しかもそれぞれ互いの各構成ビットを接続する接続
線を必要とする等、回路構成を複雑にし、実装面積が大
きくなる。

本発明はこのような点に鑑みて創作されたものであって
、メモリアドレス制御回路の回路構成を簡略化すること
を目的としている。

〔問題点を解決するための手段〕

この目的のために、マスタ出力をもつマスタ／スレイブ
フリップフロップ回路素子で、メモリアドレスレジスタ
を構成する。

そのメモリアドレスレジスタのマスタユニット出力をメ
モリに接続する。

そのメモリアドレスレジスタと、メモリアドレスレジス
タのマスタユニットの内容がスレイブユニットに転送さ
れるのを阻止する制御信号回路と、スレイブアドレスを
歩進させる歩進回路と、歩進回路出力と演算回路の出力
をマスタユニットに選択出力するマルチプレクサとでメ
モリアドレス制御回路を構成する。

〔作用〕

制御信号回路が出力する制御信号によって、ロード／ス
トア命令実行時のデータアドレスは、マスタユニットの
みに格納されてメモリをアクセスする。

この時、スレイブユニットにはマスタユニットの内容が
転送されず、そのまま、ロード／ストア命令のアドレス
が保持される。

そして、通常の命令アドレスの時は、その命令アドレス
はマスタユニットとスレイブユニットとに格納され、マ
スタユニットの内容がメモリに出力された後、スレイブ
ユニットの内容が歩進回路で加算されて、メモリに格納
された連続した命令アドレスがマスタユニットに人力さ
れることになる。

〔実施例〕

本発明の回路構成を説明するのに先立って、本発明のメ
モリアドレスレジスタが構成されるマスタ出力をもつマ
スタ／スレイブフリップフロップの動作を説明する。

第２図はマスタ出力をもつマスタ／スレイブフリップフ
ロップの動作を説明する図で、第３図はそのタイミング
チャートである。

第２図に示すように、マスタ出力をもつマスタ／スレイ
ブフリップフロップ（マスタ／スレイブＦＦ）は、マス
タフリップフロップ（マスタＦＦ）１０１に、スレイブ
フリップフロップ（スレイブＦＦ）１０２が従属して接
続され、両フリップフロップを一体化して構成された回
路素子である。

マスタ／スレイブＦＦは同図に示すように、入力端子１
１マスタＦＦｌ０Ｉの出力端子Ｍ、マスタＦＦｌ０Ｉの
信号をスレイブＦＦ１０２に転送するのを阻止する＠御
信号端子Ｂ、クロック信号端子ＣＬを有する。

第３図に見られるように、上記入力端子■に信号ａｌ、
ａ２．ａ３・・・が入力され、クロック信号端子ＣＬに
クロック信号ＣＬＩ、ＣＬ２．ＣＬ３・・・が入力され
ているものとすると、クロック信号ＣＬ１の立ち下がり
時に入力信号ａ１がマスタＦＦｌ０Ｉに取り込まれ、そ
の出力端子Ｍから信号ａ１が出力される。

上記クロック信号ＣＬＩの立ち上がり時にスレイブＦＦ
１０２は、端子Ｂに制御信号すが入力されていないので
、マスタＦＦｌ０Ｉの信号ａ１を取り込んで、その出力
端子Ｓから信号ａ１を出力する。

次に、クロック信号ＣＬ２でマスタＦＦｌ０Ｉは、次の
入力信号ａ２を取り込むが、端子已に制御信号すが入力
されているので、スレイブＦＦＩＯ２はマスタＦＦＩＱ
Ｉからの信号の転送が阻止され、信号ａ１をそのまま保
持する。

クロック信号ＣＬ３で、マスタＦＦｌ０Ｉは人力信号ａ
３を取り込む。

この時、制御信号すは入力されていないので、信号ａ３
が転送されてスレイブＦＦ１０２の内容は信号ａｌから
信号ａ３に変わる。

このように、マスタ出力をもつマスタ／スレイブＦＦは
、マスタＦＦｌ０１からスレイブＦＦＩＯ２への信号の
転送が、制御信号によって制御されるフリップフロップ
である。

本発明では、このマスタ出力をもつマスタ／スレイブＦ
Ｆを装置の所要ビット数並列に接続してレジスタを構成
し、メモリアドレスレジスタ１０として用いた。

第１図は本発明の一実施例の構成を示すブロック図であ
る。なお、企図を通じて同一符号は同一対象物を示す。

同図に示すように、メモリアドレスレジスタ１０は、マ
スタ出力をもつマスタ／スレイブＦＦのマスタＦＦで構
成されるマスタユニット１０３と、スレイブＦＦで構成
されるスレイブユニット１０４とで形成される。

このメモリアドレスレジスタ１０は、前述したように、
第２図、第３図を用いて説明したマスタ出力もつマスタ
／スレイブＦＦが、並列に接続されてレジスタを形成す
る。

第１図に示すメモリアドレスレジスタ１０の各端子Ｉ、
Ｍ、Ｓ、Ｂは、前記第２図の端子Ｉ、　Ｍ。

Ｓ、Ｂにそれぞれ対応するものである。

演算回路５は生成したアドレスがデータのアドレスの場
合にはその旨を制御「信号回路１１に指示する。

制御信号回路１１はこの指示に基づいて、制御信号をメ
モリアドレスレジスタ１０のＢ端子に送出する。

マルチプレクサ８１は、演算回路５が生成した命令のア
ドレス、あるいはデータのアドレス、歩進回路９で生成
した命令のアドレスの中の１つを選択してメモリアドレ
スレジスタ１００入力端子■に出力する。

以下、第１図のメモリアドレス制御回路Ａにおける演算
回路５から出力するアドレスの処理を説明する。

演算回路５は、メモリデータレジスタ２から読み出した
命令がロード／ストア命令であると、この命令を実行す
るために必要なデータのアドレスをメモリアドレス制御
回路１０に出力する。

同時に演算回路５は、制御信号回路１１に指示して、制
御信号を端子Ｂに送出させる。

データアドレスは、マスタユニット１０３を経て、端子
Ｍからメモリ１に出力されるが、上記制御信号によって
、マスタユニット１０３からスレイブユニット１０４へ
の内容が転送が阻止されるため、スレイブユニット１０
４の内容は更新されない。　即ち、ロード／ストア命令
のアドレスが格納されたままとなる。

そして、ロード／ストア命令の実行が終了すると制御信
号は停止し、ロード／ストア命令のアドレスはスレイブ
ユニット１０４の出力端子Ｓから出力され、歩進回路９
を介して歩進し、ロード／ストア命令のアドレスの次に
実行される命令のアドレスを、マルチプレクサ８１を介
してマスタユニソ）１０３の入力端子Ｉに出力する。

このアドレスは端子Ｍからメモリ１に出力されるととも
に、スレイブユニット１０４に転送され、端子Ｓから歩
進回路９に出力されて、アドレスの更新が行われる。

また、演算回路５がデータのアクセスを必要としない通
常の命令アドレスを送出した時も、制御信号は送出され
ず、従って上記アドレスはマスタユニット１０３とスレ
イブユニット１０４に格納され、マスタユニット１０３
からメモリ１に上記アドレスが出力される。

一方、スレイブユニット１０４からは歩進回路９を介し
てアドレスが転送され、マルチプレクサ８１を経てアド
レスの更新が行われる。

本実施例の回路構成では、従来例の命令アドレスレジス
タ６とメモリアドレスレジスタ７がメモリアドレスレジ
スタ１０に一体化されて、レジスタ間の接続線が削減さ
れ、回路部品の実装率が向上する。

〔発明の効果〕

本発明によれば、以上説明したように、メモリアドレス
レジスタを、マスタ出力をもつマスタ／スレイブフリッ
プフロップで構成することによって回路構成が簡略化さ
れ、ハードウェアの占有容積を縮小することができる。

【図面の簡単な説明】

第１図は本発明の命令処理装置のメモリアドレス制御回
路の一実施例の構成を示すブロック図、第２図はマスタ
出力をもつマスタ／スレイブフリップフロップを説明す
る図、 第３図は第２図のタイミングチャート、第４図は従来例
の命令処理装置のメモリアドレス制御回路を説明する図
である。 図において、 Ａはメモリアドレス制御計回路、 １はメモリ、２はメモリデータレジスタ、３は命令レジ
スタ、４は命令デコード回路、５は演算回路、 ６は命令アドレスレジスタ、 ７．１０はメモリアドレスレジスタ、 ８．８１はマルチプレクサ、 １１は制御信号回路、 １０３はマスタユニット、 １０４はスレイブユニットである。 ントｉこθ耳どだカシｆＦｊ−オ訂／ｉ全ｑフ゛０−１
７図第１図 従刺夕Ｂ説明Ｔ３０ 第４図

Claims (1)

1. 【特許請求の範囲】 マスタ出力をもつマスタ／スレイブフリップフロップ回
   路素子によって、マスタ／スレイブユニット（１０３、
   １０４）を構成してなるメモリアドレスレジスタ（１０
   ）と、 前記マスタユニット（１０３）のアドレスを前記スレイ
   ブユニット（１０４）に転送するすることを制御する制
   御信号回路（１１）と、 前記スレイブユニット（１０４）のアドレスを歩進する
   歩進回路（９）と、 該歩進回路（９）の出力と演算回路（５）の出力をそれ
   ぞれ選択して前記マスタユニット（１０３）に入力する
   マルチプレクサ（８１）とでメモリアドレス制御回路（
   Ａ）を構成し、 前記制御信号回路（１１）が、前記マスタユニット（１
   ０３）から前記スレイブユニット（１０４）への転送を
   阻止し、前記マスタユニット（１０３）のアドレスでメ
   モリ（１）をアクセスすることを特徴とする命令処理装
   置のメモリアドレス制御回路。