JPS62196729A - マイクロプログラムロ−ド方式 - Google Patents
マイクロプログラムロ−ド方式Info
- Publication number
- JPS62196729A JPS62196729A JP3650286A JP3650286A JPS62196729A JP S62196729 A JPS62196729 A JP S62196729A JP 3650286 A JP3650286 A JP 3650286A JP 3650286 A JP3650286 A JP 3650286A JP S62196729 A JPS62196729 A JP S62196729A
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- microprogram
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- 238000011068 loading method Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置の初期設定に関し、特にマイク
ロプログラムロード方式に関する。
ロプログラムロード方式に関する。
従来、この柵のデータ処理装置のマイクロプログラムロ
ード方式は、マイクロプログラムロードのためにデータ
転送のだめの又転送されたデータの書込みのだめのノ・
−ドウエアを使用して行っていた。
ード方式は、マイクロプログラムロードのためにデータ
転送のだめの又転送されたデータの書込みのだめのノ・
−ドウエアを使用して行っていた。
第２図は上記のような従来のマイクログログラムロード
方式に用いるデータ処理装置の構成の一例を示した図で
あって、マイクロプログラムロード制御部４において、
サービスゾロセッサ５からのロードデータを受はバッフ
ァリングしてあらがＩ−め決められた単位でマイクロプ
ログラムロードデータ受付は及び書込み制御部６へ送出
する。このマイ、クロプログラムロー１“データ受付ケ
及ヒ書き込み制御部６は、マイクロプログラムロードの
だめに必要な全ての書き込みデータレジスタ１１゜２１
、書き込みアドレスレジスタ１２ 、２２ 、ｆ［ｔ制
御ＦＦ群１．３．２４及び書き込みＲＡＭ指定レジスタ
２３を制御可能とする。すなわち、全レノスタへのデー
タセットを可能とするデータ線及び制御線を有する。
方式に用いるデータ処理装置の構成の一例を示した図で
あって、マイクロプログラムロード制御部４において、
サービスゾロセッサ５からのロードデータを受はバッフ
ァリングしてあらがＩ−め決められた単位でマイクロプ
ログラムロードデータ受付は及び書込み制御部６へ送出
する。このマイ、クロプログラムロー１“データ受付ケ
及ヒ書き込み制御部６は、マイクロプログラムロードの
だめに必要な全ての書き込みデータレジスタ１１゜２１
、書き込みアドレスレジスタ１２ 、２２ 、ｆ［ｔ制
御ＦＦ群１．３．２４及び書き込みＲＡＭ指定レジスタ
２３を制御可能とする。すなわち、全レノスタへのデー
タセットを可能とするデータ線及び制御線を有する。
マイクロプログラムロード制御部４から送られたある即
位のデータを、書き込み可能な単位でバッファリングし
て書き込みデータレジスタ１１゜２１ヘセノトする。又
書き込みアドレスレジスタ１２．２２を更新しつつセッ
トする。さらに制御ＦＦ群も同様に所定の値にセットす
る。
位のデータを、書き込み可能な単位でバッファリングし
て書き込みデータレジスタ１１゜２１ヘセノトする。又
書き込みアドレスレジスタ１２．２２を更新しつつセッ
トする。さらに制御ＦＦ群も同様に所定の値にセットす
る。
〔発明が解決１〜ようとする問題点〕
従来のデータ処理装置のマイクロプログラムロード方式
は、上述したようにマイクロプログラムのだめの専用の
ハードウェアを必要とするが、このハードウェアは装置
全体に占める割合が犬きく重大な欠点となっていた。
は、上述したようにマイクロプログラムのだめの専用の
ハードウェアを必要とするが、このハードウェアは装置
全体に占める割合が犬きく重大な欠点となっていた。
本発明によれば、マイクロプログラムを格納するＲＡＭ
から成る制御記憶及びＲＡＭから成るマイクロプログラ
ムデコーダを含む複数のＲＡＭと、この複数のＲＡＭの
書込みに必要な書込みデータレジスタ、書込みアドレス
レジスタ、書込みＲＡＭ指定レジスタ及び環境調整手段
を含む複数の書込補助回路と、前記複数のＲＡＭ及び複
数の書込補助回路を制御する制御手段と、電源投入時に
内部記憶部に格納している初期データ前記制御手段を介
して送出するサービスゾロセッサとを用い、前記初期デ
ータを前記複数のＲＡＭに書込みする方式において。
から成る制御記憶及びＲＡＭから成るマイクロプログラ
ムデコーダを含む複数のＲＡＭと、この複数のＲＡＭの
書込みに必要な書込みデータレジスタ、書込みアドレス
レジスタ、書込みＲＡＭ指定レジスタ及び環境調整手段
を含む複数の書込補助回路と、前記複数のＲＡＭ及び複
数の書込補助回路を制御する制御手段と、電源投入時に
内部記憶部に格納している初期データ前記制御手段を介
して送出するサービスゾロセッサとを用い、前記初期デ
ータを前記複数のＲＡＭに書込みする方式において。
前記複数の書込補助回路を前記サービスゾロセッサから
制御可能な１本の専用のスキャン・ぐスで接続し、前記
内部記憶部に、前記初期データを前記スキャン・ぐスの
形式で編集されたデータを１語とした複数語から成るデ
ータとして格納し、前記制御手段が前記サービスプロセ
ッサからの編集されたデータの１語分ずつ前記スキャン
パスにスキャンインして前記ＲＡＭの書込・モルスを発
生させる制御機能を有しており、これにより前記複数の
ＲＡＭに同時に１語分のデータの書込みを可能とするマ
イクロプログラムロード方式が得られる。
制御可能な１本の専用のスキャン・ぐスで接続し、前記
内部記憶部に、前記初期データを前記スキャン・ぐスの
形式で編集されたデータを１語とした複数語から成るデ
ータとして格納し、前記制御手段が前記サービスプロセ
ッサからの編集されたデータの１語分ずつ前記スキャン
パスにスキャンインして前記ＲＡＭの書込・モルスを発
生させる制御機能を有しており、これにより前記複数の
ＲＡＭに同時に１語分のデータの書込みを可能とするマ
イクロプログラムロード方式が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。この第１図
において第２図の従来の装置におけると同じ構成要素に
は同じ参照数字を付しである。制御記憶１はマイクロプ
ログラムを記憶格納する。
において第２図の従来の装置におけると同じ構成要素に
は同じ参照数字を付しである。制御記憶１はマイクロプ
ログラムを記憶格納する。
ＲＡＭで構成された記憶装置、 ＲＡＭ ２及びＲＡＭ
３はＲＡＭにより構成されたマイクロプログラムデコ
ーダ、書込みデータレジスタ１１及び２１はそれぞれ制
御記憶１及びＲＡＭ ２ 、３に書込みアドレスレジス
タ１２及び２２で指示される記憶位置に書込むためのデ
ータを保持するだめのレジスタである。
３はＲＡＭにより構成されたマイクロプログラムデコ
ーダ、書込みデータレジスタ１１及び２１はそれぞれ制
御記憶１及びＲＡＭ ２ 、３に書込みアドレスレジス
タ１２及び２２で指示される記憶位置に書込むためのデ
ータを保持するだめのレジスタである。
書込みＲＡＭ指定レジスタ２３はＲＡＭ ２又は３のど
ちらに書込むかを指定するためのレジスタである。
ちらに書込むかを指定するためのレジスタである。
又制御ＦＦ群１３及び２４は制御記憶１及びＲＡＭ ２
。
。
３にデータを書き込むだめの環境を整えるために必要な
ＦＦ群である。
ＦＦ群である。
尚図中破線２４は、スキャンインアウト状態におけるス
キャン・ぞスの接続状態を示し、実線は通常状態におけ
るデータの流れを示している。
キャン・ぞスの接続状態を示し、実線は通常状態におけ
るデータの流れを示している。
次に本発明のマイクロプログラムロードの動作について
説明する。電源投入等によりマイクロプログラムロード
が必要となったとき、該装置のマシンクロックを停止さ
せ、かつサービスゾロセッサ５に対しマイクロプログラ
ムロードを要求する。
説明する。電源投入等によりマイクロプログラムロード
が必要となったとき、該装置のマシンクロックを停止さ
せ、かつサービスゾロセッサ５に対しマイクロプログラ
ムロードを要求する。
サービスゾロセッサ５はこの要求に対し、第３図に示す
ように、サービスプロセッサ５内の図示してない記憶回
路に格納されたマイクロプログラムロードデータ５１を
読み出し、スキャン制御回路４へ転送する。尚マイクロ
プログラムロードデータ３１はスキャンパス３２のよう
に編集されたデ−タを１語とした複数語からなるデータ
である。
ように、サービスプロセッサ５内の図示してない記憶回
路に格納されたマイクロプログラムロードデータ５１を
読み出し、スキャン制御回路４へ転送する。尚マイクロ
プログラムロードデータ３１はスキャンパス３２のよう
に編集されたデ−タを１語とした複数語からなるデータ
である。
スキャン制御回路４は転送されたマイクロプログラムデ
ータ３１のうちの１語についてスキャンパス３２に対し
スキャンインすべくスギャンインアウト状態に設定して
、スキャンパス３２を構成しスキャンイン動作を行う。
ータ３１のうちの１語についてスキャンパス３２に対し
スキャンインすべくスギャンインアウト状態に設定して
、スキャンパス３２を構成しスキャンイン動作を行う。
この後スキャンインアウト状態を解除して通常状態に灰
し、 ＲＡＭに対する書込みパルスを１回発生させるこ
とにより制御記憶１及びＲＡＭ ２又はＲＡＭ ３に１
語分が書込まれ格納される。以上のようにスキャンイン
、マシンクロック歩進を必要語数繰返すことによりマイ
クロプログラムロードが可能となる。
し、 ＲＡＭに対する書込みパルスを１回発生させるこ
とにより制御記憶１及びＲＡＭ ２又はＲＡＭ ３に１
語分が書込まれ格納される。以上のようにスキャンイン
、マシンクロック歩進を必要語数繰返すことによりマイ
クロプログラムロードが可能となる。
以上が本発明の動作であり、マイクロプログラムロード
のための専用のハードウェアを必要とせず、ロード可能
としたものである。
のための専用のハードウェアを必要とせず、ロード可能
としたものである。
本発明のもうひとつの目的である高速化についてヤゆす
合補足する。ａ−ドデータ量が一定で。
合補足する。ａ−ドデータ量が一定で。
しかも本方式によるとすると、如何に無駄なく。
少ないスキャン回数で行うかということになるが。
そのためには１回のスキャンインにより多数のＲＡＭを
ワード方向に２分割して同時に書込むとか、逆にビット
方向に２分割して２回に分けて書込む等の方法を行う。
ワード方向に２分割して同時に書込むとか、逆にビット
方向に２分割して２回に分けて書込む等の方法を行う。
第４図は上記の分割の一例を示す図であって。
点線で−囲んだ領域４１は無駄な部分を示しており。
これにより書込みデータレジスタの数は多くなるが、ス
キャン動作回数が１回で済むことになる。
キャン動作回数が１回で済むことになる。
以上説明したように本発明はマイクロプログラムロード
のだめのレジスタ、 ＦＦ等を専用のスキャンパスで接
続することにより、マイクロプログラムロードが、専用
のハードウェアを使用することなしに可能であり、又専
用のスキャンパスであるが故にスキャンイン回数が１回
で可能とし、高速にロードができるという効果がある。
のだめのレジスタ、 ＦＦ等を専用のスキャンパスで接
続することにより、マイクロプログラムロードが、専用
のハードウェアを使用することなしに可能であり、又専
用のスキャンパスであるが故にスキャンイン回数が１回
で可能とし、高速にロードができるという効果がある。
第１図は本発明の一実施例を示す構成図、第２図は従来
装置の一例を示す図、第３図は第１図で点線で示すスキ
ャン・ぞスとロードデータの対応について示した図、第
４図はＲＡＭの分割の一例を示す図である。 記号の説明：１は制御記憶（ＲＡＭ） 、 ２ 、．３
はマイクロプログラムデコーダ（ＲＡＭ） 、 ４はス
キャン制御回路、５はサービスグロセノサ、７はスキャ
ン制御回路、１１は書込みデータレジスタ、１２は書込
みアドレスレジスタ、１３は制御ＦＦ群。 ２１は書込みデータレジスタ、２２は書込みアドレスレ
ジスタ、２３は書込みＲＡＭ指定レジスタをそれぞれあ
られしている。 第３図
装置の一例を示す図、第３図は第１図で点線で示すスキ
ャン・ぞスとロードデータの対応について示した図、第
４図はＲＡＭの分割の一例を示す図である。 記号の説明：１は制御記憶（ＲＡＭ） 、 ２ 、．３
はマイクロプログラムデコーダ（ＲＡＭ） 、 ４はス
キャン制御回路、５はサービスグロセノサ、７はスキャ
ン制御回路、１１は書込みデータレジスタ、１２は書込
みアドレスレジスタ、１３は制御ＦＦ群。 ２１は書込みデータレジスタ、２２は書込みアドレスレ
ジスタ、２３は書込みＲＡＭ指定レジスタをそれぞれあ
られしている。 第３図
Claims (1)
- １、マイクロプログラムを格納するＲＡＭから成る制御
記憶及びＲＡＭから成るマイクロプログラムデコーダを
含む複数のＲＡＭと、この複数のＲＡＭの書込みに必要
な書込みデータレジスタ、書込みアドレスレジスタ、書
込みＲＡＭ指定レジスタ及び環境調整手段を含む複数の
書込補助回路と、前記複数のＲＡＭ及び複数の書込補助
回路を制御する制御手段と、電源投入時に内部記憶部に
格納している初期データを前記制御手段を介して送出す
るサービスプロセッサとを用い、前記初期データを前記
複数のＲＡＭに書込みする方式において、前記複数の書
込補助回路を前記サービスプロセッサから制御可能な１
本の専用のスキャンパスで接続し、前記内部記憶部に、
前記初期データを前記スキャンパスの形式で編集された
データを１語とした複数語から成るデータとして格納し
、前記制御手段が前記サービスプロセッサからの編集さ
れたデータの１語分ずつ前記スキャンパスにスキャンイ
ンして前記ＲＡＭの書込パルスを発生させる制御機能を
有しており、これにより前記複数のＲＡＭに同時に１語
分のデータの書込みを可能とするマイクロプログラムロ
ード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3650286A JPH0621984B2 (ja) | 1986-02-22 | 1986-02-22 | マイクロプログラムロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3650286A JPH0621984B2 (ja) | 1986-02-22 | 1986-02-22 | マイクロプログラムロ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196729A true JPS62196729A (ja) | 1987-08-31 |
| JPH0621984B2 JPH0621984B2 (ja) | 1994-03-23 |
Family
ID=12471597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3650286A Expired - Lifetime JPH0621984B2 (ja) | 1986-02-22 | 1986-02-22 | マイクロプログラムロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621984B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| JPH0850165A (ja) * | 1994-08-04 | 1996-02-20 | Nec Corp | スキャンパス回路 |
-
1986
- 1986-02-22 JP JP3650286A patent/JPH0621984B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| JPH0850165A (ja) * | 1994-08-04 | 1996-02-20 | Nec Corp | スキャンパス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621984B2 (ja) | 1994-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |