JPH0621984B2 - マイクロプログラムロ−ド方式 - Google Patents
マイクロプログラムロ−ド方式Info
- Publication number
- JPH0621984B2 JPH0621984B2 JP3650286A JP3650286A JPH0621984B2 JP H0621984 B2 JPH0621984 B2 JP H0621984B2 JP 3650286 A JP3650286 A JP 3650286A JP 3650286 A JP3650286 A JP 3650286A JP H0621984 B2 JPH0621984 B2 JP H0621984B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- write
- microprogram
- decoder
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置の初期設定に関し，特にマイク
ロプログラムロード方式に関する。
ロプログラムロード方式に関する。
従来，この種のデータ処理装置のマイクロプログラムロ
ード方式は，マイクロプログラムロードのためにデータ
転送のための又転送されたデータの書込みのためのハー
ドウエアを使用して行っていた。
ード方式は，マイクロプログラムロードのためにデータ
転送のための又転送されたデータの書込みのためのハー
ドウエアを使用して行っていた。
第２図は上記のような従来のマイクロプログラムロード
方式に用いるデータ処理装置の構成の一例を示した図で
あって，マイクロプログラムロード制御部４において，
サービスプロセッサ５からのロードデータを受けバッフ
ァリングしてあらかじめ決められた単位でマイクロプロ
グラムロードデータ受付け及び書込み制御部６へ送出す
る。このマイクロプログラムロードデータ受付け及び書
き込み制御部６は，マイクロプログラムロードのために
必要な全ての書き込みデータレジスタ１１，２１，書き
込みアドレスレジスタ１２，２２，制御FF群１３，２４
及び書き込みRAM指定レジスタ２３を制御可能とする。
すなわち，全レジスタへのデータセットを可能とするデ
ータ線及び制御線を有する。
方式に用いるデータ処理装置の構成の一例を示した図で
あって，マイクロプログラムロード制御部４において，
サービスプロセッサ５からのロードデータを受けバッフ
ァリングしてあらかじめ決められた単位でマイクロプロ
グラムロードデータ受付け及び書込み制御部６へ送出す
る。このマイクロプログラムロードデータ受付け及び書
き込み制御部６は，マイクロプログラムロードのために
必要な全ての書き込みデータレジスタ１１，２１，書き
込みアドレスレジスタ１２，２２，制御FF群１３，２４
及び書き込みRAM指定レジスタ２３を制御可能とする。
すなわち，全レジスタへのデータセットを可能とするデ
ータ線及び制御線を有する。
なおＲＡＭで構成されたマイクロプログラムデコーダ２
および３は、制御記憶１から読み出されたマイクロプロ
グラムの１つのコマンド部をデコードするデコーダであ
る。
および３は、制御記憶１から読み出されたマイクロプロ
グラムの１つのコマンド部をデコードするデコーダであ
る。
マイクロプログラムロード制御部４から送られたある単
位のデータを，書き込み可能な単位でバッファリングし
て書き込みデータレジスタ１１，２１へセットする。又
書き込みアドレスレジスタ12，22を更新しつつセットす
る。さらに制御FF群も同様に所定の値にセットする。
位のデータを，書き込み可能な単位でバッファリングし
て書き込みデータレジスタ１１，２１へセットする。又
書き込みアドレスレジスタ12，22を更新しつつセットす
る。さらに制御FF群も同様に所定の値にセットする。
従来のデータ処理装置のマイクロプログラムロード方式
は，上述したようにマイクロプログラムのための専用の
ハードウエアを必要とするが，このハードウエアは装置
全体に占める割合が大きく重大な欠点となっていた。
は，上述したようにマイクロプログラムのための専用の
ハードウエアを必要とするが，このハードウエアは装置
全体に占める割合が大きく重大な欠点となっていた。
本発明によれば，マイクロプログラムを格納するＲＡＭ
で構成された制御記憶と、ＲＡＭで構成されたマイクロ
プログラムデコーダと、前記制御記憶および前記マイク
ロプログラムデコーダの書込みに必要な書込みデータレ
ジスタ、書込みアドレスレジスタ、書込みＲＡＭ指定レ
ジスタ及び環境調整手段を含む複数の書込補助回路と、
前記制御記憶、マイクロプログラムデコーダ、及び複数
の書込補助回路を制御する制御手段と、電源投入時に内
部記憶部に格納している初期データを前記制御手段を介
して送出するサービスプロセッサとを用い、前記初期デ
ータを前記複数のデコーダ用データ記憶に書込みする方
式において、前記複数の書込補助回路を前記サービスプ
ロセッサから制御可能な１本の専用のスキャンパスで接
続し、前記内部記憶部に、前記初期データを前記スキャ
ンパスの形式で編集されたデータを１語とした複数語か
ら成るデータとして格納し、前記制御手段が前記サービ
スプロセッサからの編集されたデータの１語分ずつ前記
スキャンパスにスキャンインして前記制御記憶および前
記マイクロプログラムデコーダを制御して書込パルスを
発生させる制御機能を有しており、これにより前記マイ
クロプログラムデコーダに同時に１語分のデータの書き
込みを可能とするマイクロプログラムロード方式が得ら
れる。
で構成された制御記憶と、ＲＡＭで構成されたマイクロ
プログラムデコーダと、前記制御記憶および前記マイク
ロプログラムデコーダの書込みに必要な書込みデータレ
ジスタ、書込みアドレスレジスタ、書込みＲＡＭ指定レ
ジスタ及び環境調整手段を含む複数の書込補助回路と、
前記制御記憶、マイクロプログラムデコーダ、及び複数
の書込補助回路を制御する制御手段と、電源投入時に内
部記憶部に格納している初期データを前記制御手段を介
して送出するサービスプロセッサとを用い、前記初期デ
ータを前記複数のデコーダ用データ記憶に書込みする方
式において、前記複数の書込補助回路を前記サービスプ
ロセッサから制御可能な１本の専用のスキャンパスで接
続し、前記内部記憶部に、前記初期データを前記スキャ
ンパスの形式で編集されたデータを１語とした複数語か
ら成るデータとして格納し、前記制御手段が前記サービ
スプロセッサからの編集されたデータの１語分ずつ前記
スキャンパスにスキャンインして前記制御記憶および前
記マイクロプログラムデコーダを制御して書込パルスを
発生させる制御機能を有しており、これにより前記マイ
クロプログラムデコーダに同時に１語分のデータの書き
込みを可能とするマイクロプログラムロード方式が得ら
れる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。この第１図
において第２図の従来の装置におけると同じ構成要素に
は同じ参照数字を付してある。制御記憶１はマイクロプ
ログラムを記憶格納するRAMで構成された記憶装置であ
り，マイクロプログラムデコーダ２及び３はＲＡＭによ
り構成されたデコーダ、書込みデータレジスタ１１及び
２１はそれぞれ制御記憶１及びマイクロプログラムデコ
ーダ２および３に書込みアドレスレジスタ１２及び２２
で指示される記憶位置に書込むためのデータを保持する
ためのレジスタである。書込みRAM指定レジスタ２３は
マイクロプログラムデコーダ２または３のどちらに書込
むかを指定するためのレジスタである。又制御FF群１３
及び２４は制御記憶１及びマイクロプログラムデコーダ
２，３にデータを書き込むための環境を整えるために必
要なFF群である。
において第２図の従来の装置におけると同じ構成要素に
は同じ参照数字を付してある。制御記憶１はマイクロプ
ログラムを記憶格納するRAMで構成された記憶装置であ
り，マイクロプログラムデコーダ２及び３はＲＡＭによ
り構成されたデコーダ、書込みデータレジスタ１１及び
２１はそれぞれ制御記憶１及びマイクロプログラムデコ
ーダ２および３に書込みアドレスレジスタ１２及び２２
で指示される記憶位置に書込むためのデータを保持する
ためのレジスタである。書込みRAM指定レジスタ２３は
マイクロプログラムデコーダ２または３のどちらに書込
むかを指定するためのレジスタである。又制御FF群１３
及び２４は制御記憶１及びマイクロプログラムデコーダ
２，３にデータを書き込むための環境を整えるために必
要なFF群である。
尚図中破線２６は，スキャンインアウト状態におけるス
キャンパスの接続状態を示し，実線は通常状態における
データの流れを示している。
キャンパスの接続状態を示し，実線は通常状態における
データの流れを示している。
次に本発明のマイクロプログラムロードの動作について
説明する。電源投入等によりマイクロプログラムロード
が必要となったとき，該装置のマシンクロックを停止さ
せ，かつサービスプロセッサ５に対しマイクロプログラ
ムロードを要求する。サービスプロセッサ５はこの要求
に対し，第３図に示すように，サービスプロセッサ５内
の図示してない記憶回路に格納されたマイクロプログラ
ムロードデータを読み出し，スキャン制御回路７へ転送
する。尚マイクロプログラムロードデータ３１はスキャ
ンパス３２のように編集されたデータを１語とした複数
語からなるデータである。
説明する。電源投入等によりマイクロプログラムロード
が必要となったとき，該装置のマシンクロックを停止さ
せ，かつサービスプロセッサ５に対しマイクロプログラ
ムロードを要求する。サービスプロセッサ５はこの要求
に対し，第３図に示すように，サービスプロセッサ５内
の図示してない記憶回路に格納されたマイクロプログラ
ムロードデータを読み出し，スキャン制御回路７へ転送
する。尚マイクロプログラムロードデータ３１はスキャ
ンパス３２のように編集されたデータを１語とした複数
語からなるデータである。
スキャン制御回路７は転送されたマイクロプログラムデ
ータ３１のうちの１語についてスキャンパス３２に対し
スキャンインすべくスキャンインアウト状態に設定し
て，スキャンパス３２を構成しスキャンイン動作を行
う。この後スキャンインアウト状態を解除して通常状態
に戻し，RAMに対する書込みパルスを１回発生させるこ
とにより制御記憶１及びマイクロプログラムデコーダ２
又は３に１語分が書込まれ格納される。以上のようにス
キャンイン，マシンクロック歩進を必要語数繰返すこと
によりマイクロプログラムロードが可能となる。
ータ３１のうちの１語についてスキャンパス３２に対し
スキャンインすべくスキャンインアウト状態に設定し
て，スキャンパス３２を構成しスキャンイン動作を行
う。この後スキャンインアウト状態を解除して通常状態
に戻し，RAMに対する書込みパルスを１回発生させるこ
とにより制御記憶１及びマイクロプログラムデコーダ２
又は３に１語分が書込まれ格納される。以上のようにス
キャンイン，マシンクロック歩進を必要語数繰返すこと
によりマイクロプログラムロードが可能となる。
以上が本発明の動作であり，マイクロプログラムロード
のための専用のハードウエアを必要とせず，ロード可能
としたものである。
のための専用のハードウエアを必要とせず，ロード可能
としたものである。
本発明のもうひとつの目的である高速化について補足す
る。ロードデータ量が一定で，しかも本方式によるとす
ると，如何に無駄なく，少ないスキャン回数で行うかと
いうことになるが，そのためには１回のスキャンインに
より多数のRAMに同時に書込み可能とする専用のスキャ
ンパスを構成するか否かによる。このためにたとえばあ
るRAMをワード方向に２分割して同時に書込むとか，逆
にビット方向に２分割して２回に分けて書込む等の方法
を行う。
る。ロードデータ量が一定で，しかも本方式によるとす
ると，如何に無駄なく，少ないスキャン回数で行うかと
いうことになるが，そのためには１回のスキャンインに
より多数のRAMに同時に書込み可能とする専用のスキャ
ンパスを構成するか否かによる。このためにたとえばあ
るRAMをワード方向に２分割して同時に書込むとか，逆
にビット方向に２分割して２回に分けて書込む等の方法
を行う。
第４図は上記の分割の一例を示す図であって，点線で囲
んだ領域４１は無駄な部分を示しており，これにより書
込みデータレジスタの数は多くなるが，スキャン動作回
数が１回で済むことになる。なおこの第４図では、参照
数字１，２，３の示す要素はいずれもＲＡＭで成ってい
るので、簡単のためにＲＡＭと記してある。
んだ領域４１は無駄な部分を示しており，これにより書
込みデータレジスタの数は多くなるが，スキャン動作回
数が１回で済むことになる。なおこの第４図では、参照
数字１，２，３の示す要素はいずれもＲＡＭで成ってい
るので、簡単のためにＲＡＭと記してある。
以上説明したように本発明はマイクロプログラムロード
のためのレジスタ，FF等を専用のスキャンパスで接続す
ることにより，マイクロプログラムロードが，専用のハ
ードウエアを使用することなしに可能であり，又専用の
スキャンパスであるが故にスキャンイン回数が１回で可
能とし，高速にロードができるという効果がある。
のためのレジスタ，FF等を専用のスキャンパスで接続す
ることにより，マイクロプログラムロードが，専用のハ
ードウエアを使用することなしに可能であり，又専用の
スキャンパスであるが故にスキャンイン回数が１回で可
能とし，高速にロードができるという効果がある。
第１図は本発明の一実施例を示す構成図，第２図は従来
装置の一列を示す図，第３図は第１図で点線で示すスキ
ャンパスとロードデータの対応について示した図，第４
図はRAMの分割の一例を示す図である。 記号の説明：１は制御記憶（RAM），２，３はマイクロ
プログラムデコーダ（RAM），４はスキャン制御回路，
５はサービスプロセッサ，７はスキャン制御回路，１１
は書込みデータレジスタ，１２は書込みアドレスレジス
タ，１３は制御FF群，２１は書込みデータレジスタ，２
２は書込みアドレスレジスタ，２３は書込みRAM指定レ
ジスタをそれぞれあらわしている。
装置の一列を示す図，第３図は第１図で点線で示すスキ
ャンパスとロードデータの対応について示した図，第４
図はRAMの分割の一例を示す図である。 記号の説明：１は制御記憶（RAM），２，３はマイクロ
プログラムデコーダ（RAM），４はスキャン制御回路，
５はサービスプロセッサ，７はスキャン制御回路，１１
は書込みデータレジスタ，１２は書込みアドレスレジス
タ，１３は制御FF群，２１は書込みデータレジスタ，２
２は書込みアドレスレジスタ，２３は書込みRAM指定レ
ジスタをそれぞれあらわしている。
Claims (1)
- 【請求項１】マイクロプログラムを格納するＲＡＭで構
成された制御記憶と、ＲＡＭで構成されたマイクロプロ
グラムデコーダと、前記制御記憶および前記マイクロプ
ログラムデコーダの書込みに必要な書込みデータレジス
タ、書込みアドレスレジスタ、書込みＲＡＭ指定レジス
タ及び環境調整手段を含む複数の書込補助回路と、前記
制御記憶、マイクロプログラムデコーダ、及び複数の書
込補助回路を制御する制御手段と、電源投入時に内部記
憶部に格納している初期データを前記制御手段を介して
送出するサービスプロセッサとを用い、前記初期データ
を前記複数のデコーダ用データ記憶に書込みする方式に
おいて、 前記複数の書込補助回路を前記サービスプロセッサから
制御可能な１本の専用のスキャンパスで接続し、前記内
部記憶部に、前記初期データを前記スキャンパスの形式
で編集されたデータを１語とした複数語から成るデータ
として格納し、前記制御手段が前記サービスプロセッサ
からの編集されたデータの１語分ずつ前記スキャンパス
にスキャンインして前記制御記憶および前記マイクロプ
ログラムデコーダを制御して書込パルスを発生させる制
御機能を有しており、これにより前記マイクロプログラ
ムデコーダに同時に１語分のデータの書き込みを可能と
するマイクロプログラムロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3650286A JPH0621984B2 (ja) | 1986-02-22 | 1986-02-22 | マイクロプログラムロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3650286A JPH0621984B2 (ja) | 1986-02-22 | 1986-02-22 | マイクロプログラムロ−ド方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196729A JPS62196729A (ja) | 1987-08-31 |
| JPH0621984B2 true JPH0621984B2 (ja) | 1994-03-23 |
Family
ID=12471597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3650286A Expired - Lifetime JPH0621984B2 (ja) | 1986-02-22 | 1986-02-22 | マイクロプログラムロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621984B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199564A (ja) * | 1989-01-30 | 1990-08-07 | Nec Corp | 制御メモリの障害回復方式 |
| JP2658894B2 (ja) * | 1994-08-04 | 1997-09-30 | 日本電気株式会社 | スキャンパス回路 |
-
1986
- 1986-02-22 JP JP3650286A patent/JPH0621984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62196729A (ja) | 1987-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6376044A (ja) | バスマスタ | |
| JPS58501294A (ja) | 記憶装置直接アクセス装置のための拡張アドレシング装置及び方法 | |
| JPH0621984B2 (ja) | マイクロプログラムロ−ド方式 | |
| JPH0769770B2 (ja) | データのストライピングシステム及び方法 | |
| US6651152B1 (en) | Microcomputer including download circuit controlling data download to plurality of memories | |
| JPH06202894A (ja) | 共有メモリ制御回路 | |
| JPH04167039A (ja) | データ書き込み方式 | |
| JP2707723B2 (ja) | Ｆｄｄの状態設定回路 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH09269896A (ja) | ファームｃｐｕのブート方法 | |
| JPS58181134A (ja) | デ−タ転送回路 | |
| JP2773767B2 (ja) | データ設定方式 | |
| JPH0411899B2 (ja) | ||
| JPH05303474A (ja) | ページプリンタ制御装置 | |
| JPS5938827A (ja) | マイクロプロセツサｉｐｌ方式 | |
| JPH0329021A (ja) | プリンタサーバ | |
| JPH0520253A (ja) | データ処理装置 | |
| JPH0252298B2 (ja) | ||
| JPS6186859A (ja) | バス選択装置 | |
| JPS6331814B2 (ja) | ||
| JPH05266656A (ja) | ダイナミックメモリ | |
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPS59186048A (ja) | マイクロプログラム制御方式 | |
| JPH04373047A (ja) | メモリ診断方式 | |
| JPH06202974A (ja) | データ転送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |