JPH05303474A - ページプリンタ制御装置 - Google Patents
ページプリンタ制御装置Info
- Publication number
- JPH05303474A JPH05303474A JP4109911A JP10991192A JPH05303474A JP H05303474 A JPH05303474 A JP H05303474A JP 4109911 A JP4109911 A JP 4109911A JP 10991192 A JP10991192 A JP 10991192A JP H05303474 A JPH05303474 A JP H05303474A
- Authority
- JP
- Japan
- Prior art keywords
- page
- page memory
- circuit
- memory
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Record Information Processing For Printing (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Accessory Devices And Overall Control Thereof (AREA)
Abstract
(57)【要約】
【目的】本発明は、ページメモリを複数用意し、かつ、
ＣＰＵ、メカインタフェースによるページメモリに対す
るアクセスのためのバスを複数備え、同時期には各ペー
ジメモリはいずれか一本のバスにのみ接続する構成とす
ることを主な特徴とする。 【構成】ページ毎に分割されたページメモリ１５と、ペ
ージ毎にページメモリを制御するページメモリ制御回路
１４とを設け、ページメモリへの印刷イメージの展開
は、空いているページメモリを選択し、対応するページ
メモリ制御回路をページメモリ書き込み回路１３に接続
することにより行う。また、メカインタフェース１７か
らの読みだし要求に従い、読み出すべきページメモリに
対応して設けられるページメモリ制御回路をバスの本数
に応じて設けられるページメモリ読みだし回路１８に接
続してメカイタフェースに送り出すことを特徴とする。
ＣＰＵ、メカインタフェースによるページメモリに対す
るアクセスのためのバスを複数備え、同時期には各ペー
ジメモリはいずれか一本のバスにのみ接続する構成とす
ることを主な特徴とする。 【構成】ページ毎に分割されたページメモリ１５と、ペ
ージ毎にページメモリを制御するページメモリ制御回路
１４とを設け、ページメモリへの印刷イメージの展開
は、空いているページメモリを選択し、対応するページ
メモリ制御回路をページメモリ書き込み回路１３に接続
することにより行う。また、メカインタフェース１７か
らの読みだし要求に従い、読み出すべきページメモリに
対応して設けられるページメモリ制御回路をバスの本数
に応じて設けられるページメモリ読みだし回路１８に接
続してメカイタフェースに送り出すことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、比較的高性能なコン
ピュータの高品位印刷装置として使用されるページプリ
ンタ制御装置に関する。
ピュータの高品位印刷装置として使用されるページプリ
ンタ制御装置に関する。
【０００２】
【従来の技術】コンピュータの処理結果が印刷される印
刷装置として、高品位印刷の要求からページプリンタが
多用されるようになった。ページプリンタの制御装置
は、図２のように構成される。概略構成動作は以下のと
おりである。
刷装置として、高品位印刷の要求からページプリンタが
多用されるようになった。ページプリンタの制御装置
は、図２のように構成される。概略構成動作は以下のと
おりである。
【０００３】まず、図示せぬホストコンピュータからホ
ストインタフェース２２を介してＣＰＵ２１にコマンド
／データが送られる。ＣＰＵ２１は、ホストからのコマ
ンド／データに従ってページメモリ２５に印刷イメージ
を展開する。
ストインタフェース２２を介してＣＰＵ２１にコマンド
／データが送られる。ＣＰＵ２１は、ホストからのコマ
ンド／データに従ってページメモリ２５に印刷イメージ
を展開する。
【０００４】ＣＰＵ２１は、データの展開が終わるとメ
カインタフェース（プリンタメカニズムイタフェース）
２７に指示して、ページメモリ２５の印刷イメージを図
示せぬプリンタメカ（プリンタメカニズム）へ送る。Ｃ
ＰＵ２１は、プリンタメカへのデータ転送中、空いてい
るページメモリ２５領域に次ページの展開を始める。
カインタフェース（プリンタメカニズムイタフェース）
２７に指示して、ページメモリ２５の印刷イメージを図
示せぬプリンタメカ（プリンタメカニズム）へ送る。Ｃ
ＰＵ２１は、プリンタメカへのデータ転送中、空いてい
るページメモリ２５領域に次ページの展開を始める。
【０００５】ページメモリアクセス回路２３、及びペー
ジメモリ読み出し回路２６は、それぞれＣＰＵ２１、メ
カインタフェース１７からのアクセス要求に従って、バ
ス制御回路２４による調停の下にページメモリ２５のア
クセスを行う。
ジメモリ読み出し回路２６は、それぞれＣＰＵ２１、メ
カインタフェース１７からのアクセス要求に従って、バ
ス制御回路２４による調停の下にページメモリ２５のア
クセスを行う。
【０００６】
【発明が解決しようとする課題】上述した従来例に従え
ば、ページメモリに対するアクセス元がＣＰＵ２１なら
びにメカインタフェース１７の２つがあるが、いずれも
バスを介して唯１個存在するページメモリをアクセスす
るため、アクセスルートが一本となってバス制御回路に
よる調停が必要となり、従ってバスがボトルネックとな
り高速化が困難である等の問題があった。
ば、ページメモリに対するアクセス元がＣＰＵ２１なら
びにメカインタフェース１７の２つがあるが、いずれも
バスを介して唯１個存在するページメモリをアクセスす
るため、アクセスルートが一本となってバス制御回路に
よる調停が必要となり、従ってバスがボトルネックとな
り高速化が困難である等の問題があった。
【０００７】この発明は上記事情に鑑みてなされたもの
であり、ページメモリの構成を工夫することにより、高
速印刷を実現するページプリンタ制御装置を提供するこ
とを目的とする。
であり、ページメモリの構成を工夫することにより、高
速印刷を実現するページプリンタ制御装置を提供するこ
とを目的とする。
【０００８】
【０００９】
【課題を解決するための手段】本発明のページプリンタ
制御装置は、ＣＰＵもしくはプリンタメカインタフェー
スによりアクセスされ、ページ毎分割して印刷イメージ
が展開されるページメモリと、ページ毎上記ページメモ
リを制御するために設けられるページメモリ制御回路
と、ＣＰＵによるページメモリアクセスの際に使用され
る唯１本の第１のバスと、メカインタフェースによる上
記ページメモリの読み出しのために設けられる複数の第
２のバスとを具備し、ホストからの印刷指示に従い、ペ
ージメモリを選択して上記第１のバス経由で印刷イメー
ジを展開し、メカインタフェースからの読みだし要求に
従い、読み出すべきページメモリに対応して設けられる
ページメモリ制御回路を上記第２のバスの本数に応じて
設けられるページメモリ読みだし回路に接続してメカイ
タフェースに送り出すことを特徴とする。
制御装置は、ＣＰＵもしくはプリンタメカインタフェー
スによりアクセスされ、ページ毎分割して印刷イメージ
が展開されるページメモリと、ページ毎上記ページメモ
リを制御するために設けられるページメモリ制御回路
と、ＣＰＵによるページメモリアクセスの際に使用され
る唯１本の第１のバスと、メカインタフェースによる上
記ページメモリの読み出しのために設けられる複数の第
２のバスとを具備し、ホストからの印刷指示に従い、ペ
ージメモリを選択して上記第１のバス経由で印刷イメー
ジを展開し、メカインタフェースからの読みだし要求に
従い、読み出すべきページメモリに対応して設けられる
ページメモリ制御回路を上記第２のバスの本数に応じて
設けられるページメモリ読みだし回路に接続してメカイ
タフェースに送り出すことを特徴とする。
【００１０】
【作用】本発明は、ページ毎に分割されたページメモリ
と、ページ毎にページメモリを制御するページメモリ制
御回路を設け、ページメモリへの印刷イメージの展開
は、空いているページメモリを選択し、対応するページ
メモリ制御回路をページメモリ書き込み回路に接続して
行う。プリンタメカインタフェース回路は、読み出すべ
きページメモリに対するページメモリ制御回路をページ
メモリ読み出し回路に接続して読み出す。本発明では複
数ページメモリのデータを合成出力するため、ページメ
モリ読み出し回路と接続用バスは同時に読み出すページ
メモリ分用意される。このことにより、バスの調停を不
要とし、かつ、ページメモリのアクセスが高速にでき、
ページメモリバス調停回路が不要になる等の効果が得ら
れる。
と、ページ毎にページメモリを制御するページメモリ制
御回路を設け、ページメモリへの印刷イメージの展開
は、空いているページメモリを選択し、対応するページ
メモリ制御回路をページメモリ書き込み回路に接続して
行う。プリンタメカインタフェース回路は、読み出すべ
きページメモリに対するページメモリ制御回路をページ
メモリ読み出し回路に接続して読み出す。本発明では複
数ページメモリのデータを合成出力するため、ページメ
モリ読み出し回路と接続用バスは同時に読み出すページ
メモリ分用意される。このことにより、バスの調停を不
要とし、かつ、ページメモリのアクセスが高速にでき、
ページメモリバス調停回路が不要になる等の効果が得ら
れる。
【００１１】
【実施例】以下、図面を使用して本発明実施例について
詳細に説明する。図１は本発明の実施例を示すブロック
図である。
詳細に説明する。図１は本発明の実施例を示すブロック
図である。
【００１２】図において、符号１１はＣＰＵであり、ペ
ージプリンタ制御装置全体を制御する。符号１２はホス
トインタフェース回路であり、図示せぬホストコンピュ
ータからのコマンド、データを送受信する回路である。
符号１３はページメモリ書き込み回路（ＰＭ書）であ
り、ＣＰＵ１１がページメモリ１５に対しデータを書き
込む際の制御を行う。
ージプリンタ制御装置全体を制御する。符号１２はホス
トインタフェース回路であり、図示せぬホストコンピュ
ータからのコマンド、データを送受信する回路である。
符号１３はページメモリ書き込み回路（ＰＭ書）であ
り、ＣＰＵ１１がページメモリ１５に対しデータを書き
込む際の制御を行う。
【００１３】符号１４はページメモリ制御回路（ＰＭ制
御）である。このページメモリ制御回路１４は複数設け
られ、ページメモリ制御回路毎に、それぞれに対応して
設けられる複数のページメモリ（ＰＭ）１５に対するア
クセスを制御する。
御）である。このページメモリ制御回路１４は複数設け
られ、ページメモリ制御回路毎に、それぞれに対応して
設けられる複数のページメモリ（ＰＭ）１５に対するア
クセスを制御する。
【００１４】符号１５はページメモリ（ＰＭ）であり、
図示せぬページプリンタメカ（ページプリンタメカニズ
ム）にて印刷するためのデータをビットマップイメージ
にて記憶する。
図示せぬページプリンタメカ（ページプリンタメカニズ
ム）にて印刷するためのデータをビットマップイメージ
にて記憶する。
【００１５】符号１６はページメモリ読み出し回路（Ｐ
Ｍ読）であり、ＣＰＵ１１がページメモリ１５を読み出
す際の制御を司る。符号１７はメカインタフェース回路
（プリンタメカニズムインタフェース回路）であり、ペ
ージメモリ１５のデータをプリンタメカに送り出し印刷
を指示する。符号１８はページメモリ読み出し回路（Ｐ
Ｍ読）であり、メカインタフェース回路１７がページメ
モリ１５を読み出すのを制御する。以下、本発明実施例
の動作について詳細に説明する。ＣＰＵ１１は内蔵され
るプログラム／データに従って本発明のページプリンタ
制御装置全体の制御を行う。まず、ホストコンピュータ
からホストインタフェース回路１２経由でＣＰＵ１１に
対しコマンド／データが送られる。ＣＰＵ１１は、ホス
トからのコマンド／データに従って、複数存在するペー
ジメモリ１５の内、指定箇所に印刷イメージを展開す
る。
Ｍ読）であり、ＣＰＵ１１がページメモリ１５を読み出
す際の制御を司る。符号１７はメカインタフェース回路
（プリンタメカニズムインタフェース回路）であり、ペ
ージメモリ１５のデータをプリンタメカに送り出し印刷
を指示する。符号１８はページメモリ読み出し回路（Ｐ
Ｍ読）であり、メカインタフェース回路１７がページメ
モリ１５を読み出すのを制御する。以下、本発明実施例
の動作について詳細に説明する。ＣＰＵ１１は内蔵され
るプログラム／データに従って本発明のページプリンタ
制御装置全体の制御を行う。まず、ホストコンピュータ
からホストインタフェース回路１２経由でＣＰＵ１１に
対しコマンド／データが送られる。ＣＰＵ１１は、ホス
トからのコマンド／データに従って、複数存在するペー
ジメモリ１５の内、指定箇所に印刷イメージを展開す
る。
【００１６】ページメモリ１５へのイメージ展開は、Ｃ
ＰＵ１１が空いているページメモリ１５を選択し、対応
するページメモリ制御回路１４をページメモリ書き込み
回路１３に接続することにより書き込みを行う。
ＰＵ１１が空いているページメモリ１５を選択し、対応
するページメモリ制御回路１４をページメモリ書き込み
回路１３に接続することにより書き込みを行う。
【００１７】また、ここでイメージ展開されたページメ
モリ１５からのデータ読みだしが必要となった場合は、
ページメモリ制御回路１４をページメモリ読み出し回路
１６に接続することにより所望の読み出しが実行され
る。
モリ１５からのデータ読みだしが必要となった場合は、
ページメモリ制御回路１４をページメモリ読み出し回路
１６に接続することにより所望の読み出しが実行され
る。
【００１８】ＣＰＵ１１は、イメージデータの展開が終
わると、そのページメモリ制御回路１４、及びページメ
モリ書き込み回路１３と、ページメモリ読みだし回路１
６との接続を解除し、メカインタフェース回路１７に指
示してページメモリ１５の印刷イメージをプリンタへ送
る。
わると、そのページメモリ制御回路１４、及びページメ
モリ書き込み回路１３と、ページメモリ読みだし回路１
６との接続を解除し、メカインタフェース回路１７に指
示してページメモリ１５の印刷イメージをプリンタへ送
る。
【００１９】メカインタフェース回路１７は、読み出す
べきページメモリ１５に対応して設けられるページメモ
リ制御回路１４をページメモリ読み出し回路１８に接続
することにより読み出す。
べきページメモリ１５に対応して設けられるページメモ
リ制御回路１４をページメモリ読み出し回路１８に接続
することにより読み出す。
【００２０】通常、プリンタメカへの印刷データは複数
のページメモリ１５のデータを合成して出力するため、
ページメモリ読み出し回路１８とその接続用バスは同時
に読み出すページメモリ数分用意する必要がある。ＣＰ
Ｕ１１は、プリンタメカへのデータ転送中、空いている
ページメモリ領域に次ページの内容を展開開始する。
のページメモリ１５のデータを合成して出力するため、
ページメモリ読み出し回路１８とその接続用バスは同時
に読み出すページメモリ数分用意する必要がある。ＣＰ
Ｕ１１は、プリンタメカへのデータ転送中、空いている
ページメモリ領域に次ページの内容を展開開始する。
【００２１】尚、上記した本発明の実施例では、ページ
メモリ書き込み回路１３と、ページメモリ読み出し回路
１８を別個に設けて説明したが、例えば一つのコンポー
ネントで構成し、バスを共通にする構成とすることも考
えられる。
メモリ書き込み回路１３と、ページメモリ読み出し回路
１８を別個に設けて説明したが、例えば一つのコンポー
ネントで構成し、バスを共通にする構成とすることも考
えられる。
【００２２】
【発明の効果】以上説明のように、本発明は、ページメ
モリを複数用意し、かつ、ＣＰＵ、メカインタフェース
によるページメモリに対するアクセスのためのバスを複
数備え、同時期には各ページメモリはいずれか一本のバ
スにのみ接続する構成をとることにより、ページメモリ
アクセスのためのバス調停を不要とし、このために使用
されるバス調停回路の省略化、ならびに高速アクセス処
理が実現できる。
モリを複数用意し、かつ、ＣＰＵ、メカインタフェース
によるページメモリに対するアクセスのためのバスを複
数備え、同時期には各ページメモリはいずれか一本のバ
スにのみ接続する構成をとることにより、ページメモリ
アクセスのためのバス調停を不要とし、このために使用
されるバス調停回路の省略化、ならびに高速アクセス処
理が実現できる。
【図１】本発明の実施例を示すブロック図。
【図２】従来におけるページプリンタ制御装置の構成を
示すブロック図。
示すブロック図。
１１…ＣＰＵ、１２…ホストインタフェース回路、１３
…ページメモリ書き込み回路、１４…ページメモリ制御
回路、１５…ページメモリ（ＰＭ）、１６、１８…ペー
ジメモリ読み出し回路、１７…メカインタフェース回路
（プリンタメカニズムインタフェース回路）。
…ページメモリ書き込み回路、１４…ページメモリ制御
回路、１５…ページメモリ（ＰＭ）、１６、１８…ペー
ジメモリ読み出し回路、１７…メカインタフェース回路
（プリンタメカニズムインタフェース回路）。
Claims (1)
- 【請求項１】 ＣＰＵもしくはプリンタメカニズムイン
タフェースによりアクセスされ、ページ毎に分割して印
刷イメージが展開されるページメモリと、ページ毎に上
記ページメモリを制御するために設けられるページメモ
リ制御回路と、上記ＣＰＵによるページメモリアクセス
の際に使用される唯１本の第１のバスと、上記プリンタ
メカニズムインタフェースによる上記ページメモリの読
み出しのために設けられる複数の第２のバスとを具備
し、ホスト機器からの印刷指示に従い、ページメモリを
選択して上記第１のバス経由で印刷イメージを展開し、
プリンタメカニズムインタフェースからの読み出し要求
に従い、読み出すべきページメモリに対応して設けられ
るページメモリ制御回路を上記第２のバスの本数に応じ
て設けられるページメモリ読み出し回路に接続してプリ
ンタメカニズムイタフェースに送り出すことを特徴とす
るページプリンタ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109911A JPH05303474A (ja) | 1992-04-28 | 1992-04-28 | ページプリンタ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109911A JPH05303474A (ja) | 1992-04-28 | 1992-04-28 | ページプリンタ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303474A true JPH05303474A (ja) | 1993-11-16 |
Family
ID=14522279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109911A Pending JPH05303474A (ja) | 1992-04-28 | 1992-04-28 | ページプリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05303474A (ja) |
-
1992
- 1992-04-28 JP JP4109911A patent/JPH05303474A/ja active Pending
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