JPH0411899B2 - - Google Patents

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JPH0411899B2
JPH0411899B2 JP57206953A JP20695382A JPH0411899B2 JP H0411899 B2 JPH0411899 B2 JP H0411899B2 JP 57206953 A JP57206953 A JP 57206953A JP 20695382 A JP20695382 A JP 20695382A JP H0411899 B2 JPH0411899 B2 JP H0411899B2
Authority
JP
Japan
Prior art keywords
data
output
signal processing
address
processing circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57206953A
Other languages
English (en)
Other versions
JPS5998234A (ja
Inventor
Hirohisa Karibe
Toshi Ikezawa
Toshihiko Matsumura
Toshitaka Tsuda
Tomoyoshi Takebayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP20695382A priority Critical patent/JPS5998234A/ja
Publication of JPS5998234A publication Critical patent/JPS5998234A/ja
Publication of JPH0411899B2 publication Critical patent/JPH0411899B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4022Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、信号処理回路から出力するデータを
読出す際に、外部装置あるいは、信号処理回路の
いずれかの制御により該データを読出すかを切替
えるデータ出力制御方法に係り、特に信号処理回
路における処理手順を増すことなく、データ出力
制御の切替えを自由に行えるようにしたデータ出
力制御切替方法に関するものである。
(b) 技術の背景 近年、通信の分野において信号処理回路に外部
バスを介して、複数の外部装置を接続して、上記
信号処理回路と上記複数の外部装置との間でデー
タの転送を行う方法がある。この方法において、
信号処理回路は、一般に外部バスへ送出するデー
タを格納すう出力データレジスタと該データの送
出先の指定する出力アドレスレジスタを有してお
り、データの送出時には、該出力データレジスタ
に格納されている出力データと、該出力アドレス
レジスタに格納されている出力アドレスの2ワー
ドを送出する。そして、上記出力アドレスと自装
置のアドレスとが一致した外部装置において、上
記信号処理回路の出力データが取込まれる。
このような方法においては、外部装置で信号処
理回路からの出力データを読取る都合によつて、
上記出力データレジスタ、出力アドレスレジスタ
から出力データ、出力アドレスを読出す際の制御
を、外部装置あるいは信号処理回路のいずれの制
御によつて行うかを切替選択する必要がある。そ
こで、かかる信号処理装置と外部装置との間でデ
ータの転送を行う方法においては、必然的に、信
号処理回路の出力データの読出しを行う際のデー
タ出力制御を切替えるデータ出力制御切替方法が
必要となる。
(c) 従来技術と問題点 かかる技術の背景より、従来から下記に示すデ
ータ出力制御切替方法が行われていた。すなわ
ち、従来のデータ出力制御切替方法としては、信
号処理回路にモード設定用端子を設け、このモー
ド設定用端子に切替制御信号を与えることりよ
り、データ出力制御を切替える方法と、信号処理
回路に与えるプログラム命令によつて、所定レジ
スタに値を設定して指定することにより、データ
出力制御を切替える方法とがあつた。
しかしながら、かかる従来のデータ出力制御切
替方法では、以下の欠点を有するものであつた。
すなわち、前者の方法においては、信号処理回路
よりデータを出力する一連の信号処理動作の中で
切替え使用していく際に、モード設定用端子に入
力する制御信号を外部で発生させる必要があると
いう欠点を有しており、また、後者の方法におい
ては、上記信号処理回路よりデータを出力する一
連の信号処理動作の中で切替え使用する場合、切
替える要求を上記プログラム命令中に盛込むこと
ができない限り、切替できないという欠点を有し
ていた。
(d) 発明の目的 本発明は、かかる従来のデータ出力制御切替方
法の問題点を解決することを目的とするもので、
更に具体的には信号処理回路におけるデータ出力
の処理手順を増すことなく、データを送出する外
部装置毎に、当該外部装置の状況に応じて容易に
設定できるようにすることを目的としている。
(e) 発明の構成 本発明は、かかる目的を達成するために、信号
処理回路のアドレスレジスタから外部バス上に読
み出されたアドレスに従つて出力データレジスタ
をデータを外部装置に出力し、且つ該出力データ
の読み取りクロツクの発生及びデータの読み取り
制御を信号処理装置または外部装置のいずれかで
行うかを指示する特定ビツトを、予めアドレスレ
ジスタに格納しておき、外部装置では外部バス上
のアドレスとともに特定ビツトを読込み、この特
定ビツトの指示に従つて、読み取りクロツクの発
生及びデータの読み取り制御を切替えるようにし
たことを特徴とするものである。
(f) 発明の実施例 以下、本発明のデータ出力制御切替方法を第1
図乃至第4図を用いて詳説する。
第1図は、出力データレジスタ2と出力アドレ
スレジスタ3並びに信号処理部1備えた信号処理
回路Aと外部装置5とを外部バス4を介して接続
したデータ転送方式の一構成例を示す図である。
第2図は、第1図の動作説明図であり、同図a
は出力イネーブル信号、bはデータバス上の信
号、cはアドレスとデータを識別するための識別
信号、dはアドレスとデータを読取るための読取
りクロツクである。
第3図は、本発明における一信号形式を示す図
であり、同図aはアドレス、bはデータの一構成
例を示す図である。尚、図において、○イはクロツ
ク指定ビツト、○ロはアドレス/データ指定方法切
替ビツト、○ハはアドレス情報、○ニはデータであ
る。
第4図は、第14図の他の動作説明図であり、
同図aは出力イネーブル信号、bはデータバス上
の信号、cはアドレスとデータを識別するための
識別信号、dは読取りクロツクである。
第1図において、信号処理回路Aでは、ある処
理をほどこしたデータ、あるいは、内部バスより
転送されてくるデータを出力データレジスタ2に
格納し、また、上記出力データを転送する外部装
置のアドレスを出力アドレスレジスタ3に格納し
た後、該データ並びに該アドレスを第2図bに示
すようデータにアドレスを付加した信号形式で外
部バス4に送出する。この第2図bに示すアドレ
ス並びにデータから成る信号は、上記アドレスを
有する外部装置にて、第2図dに示す読取りクロ
ツクにしたがつて読取られる。
また、信号処理回路Aからは、上記アドレス並
びにデータから成る信号のみならず、第2図cに
示すように、外部バスに送出されている信号がア
ドレスか、あるいはデータかを示す信号、すなわ
ち、識別信号を出力している。例えば、この実施
例においては、第2図に示すように、“1”レベ
ルのときアドレス、“0”レベルのときデータを
出力している。
次に、第2図dに示す読取りクロツクを信号処
理回路Aから外部装置5に供給する場合と、外部
装置5内で該読取りクロツクを発生する場合を、
外部装置5の都合により切替える場合を例にとつ
て説明する。
今、第2図dに示す読取りクロツクが信号処理
回路Aより、外部装置5に供給されているとする
と、第2図a並びにcに示す出力イネーブル信号
並び識別信号も信号処理回路Aより、外部装置5
に送出されている。そして、かかる状態から、外
部装置5にて、該読取り信号を自装置内で発生す
る場合には、外部装置5より信号処理装置Aにか
かる旨を示す信号を読ませ、その信号の値を出力
アドレスレジスタ3に転送して、該信号の値を指
定することにより行うことができる。
すなわち、第3図aに示すように、アドレスの
特定ビツトを読込みクロツクの切替えのための選
択、指定のために割当てて、クロツク指定ビツト
○イ、アドレス/データ指定方向切替ビツト○ロとす
ることにより、上記クロツク切替えのための制御
方法の指定をアドレスレジスタに置数させること
によつて上記の動作を行うことができる。
すなわち、本発明のデータ出力制御切替方式で
は、信号処理回路よりデータを出力する一連の信
号処理動作の中で切替を行う場合に、その旨を示
す信号を出力アドレスレジスタに置数することに
よつて行なえる。この置数は出力を行なう際には
必ず必要な手続きがあるので、切替選択指定のた
めだけに特に行なうだけではないから手続処理の
追加にはならない。また、出力アドレスレジスタ
3は信号処理装置のレジスタの一であり、通常信
号処理装置の入力データを置数することもできる
ので、外部装置5から信号処理装置Aに信号を読
ませ、その値を出力アドレスレジスタに転送する
ことにより、その値(の特定ビツト)の指定によ
り、クロツク供給方法を指定することができる。
また、第2図cに示す信号は、出力バスに送出
される信号がデータかアドレスかを区別する信号
であるが、これを信号処理装置Aの内部から指定
するか、外部から指定するかを切替えるのにも本
発明の方法を用いることができる。即ち、第2図
Cに示す識別信号他を外部装置から発生させるこ
とが可能である。
第4図a乃至dは、信号処理回路からのデータ
読み出しを外部装置の制御の下に行う場合の動作
を示している。
信号処理装置アドレスレジスタの特定ビツトに
よりデータ読み出し制御を自律的に行う外部装置
では、自ら出力イネーブル信号(第4図a)を外
部データバス上に出力し、信号処理装置から読み
出されたデータ出力(第4図b)を自ら発生した
読み取りクロツク(第4図d)により装置内に取
り込むものである。
(g) 発明の効果 以上、詳細に説明した如く、本発明のデータ出
力制御切替方式においては、信号処理回路でデー
タ出力を行なう際に出力アドレスレジスタに置数
する手続が必要なことを利用し、出力データの読
取り制御方法・手段を一連の処理の流れの中で変
えていくことができる手段として、出力アドレス
レジスタの所定のビツトを制御方法の指定のため
にわりふるようにしたものであるため、出力アド
レスレジスタに置数することにより、出力データ
を制御する方法を指定することができるので、処
理手順やハードウエア指定を増すことなしに、制
御方法を切替えることができる。
【図面の簡単な説明】
第1図はデータ転送方法の一構成例を示す図、
第2図は第1図の動作説明図、第3図は本発明に
おける一信号形式を示す図、第4図は第1図の他
の動作説明図である。

Claims (1)

  1. 【特許請求の範囲】 1 外部へ出力するデータを格納する出力データ
    レジスタと該データの出力先アドレスを格納する
    出力アドレスレジスタとを有する信号処理回路か
    ら、外部バスを介して当該外部バスに接続される
    外部装置にデータを出力するに際し、 上記信号処理回路のアドレスレジスタから外部
    バス上に読み出されたアドレスに従つて上記出力
    データレジスタのデータを外部装置に出力し、 且つ該出力データの読み取りクロツクの発生及
    びデータの読み取り制御を上記信号処理装置また
    は外部装置のいずれかで行うかを指示する特定ビ
    ツトを、予め上記アドレスレジスタに格納してお
    き、上記外部装置では外部バス上のアドレスとと
    もに該特定ビツトを読込み、該特定ビツトの指示
    に従つて、読み取りクロツクの発生及びデータの
    読み取り制御を切替えるようにしたことを特徴と
    するデータ出力制御切替方法。
JP20695382A 1982-11-26 1982-11-26 デ−タ出力制御切替方式 Granted JPS5998234A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20695382A JPS5998234A (ja) 1982-11-26 1982-11-26 デ−タ出力制御切替方式

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JP20695382A JPS5998234A (ja) 1982-11-26 1982-11-26 デ−タ出力制御切替方式

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Publication Number Publication Date
JPS5998234A JPS5998234A (ja) 1984-06-06
JPH0411899B2 true JPH0411899B2 (ja) 1992-03-02

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ID=16531749

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JP20695382A Granted JPS5998234A (ja) 1982-11-26 1982-11-26 デ−タ出力制御切替方式

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JP (1) JPS5998234A (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49112544A (ja) * 1973-02-23 1974-10-26

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49112544A (ja) * 1973-02-23 1974-10-26

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Publication number Publication date
JPS5998234A (ja) 1984-06-06

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