JP3366202B2 - バスコントローラ及びデータ処理システム - Google Patents

Description

【発明の詳細な説明】

【発明の属する技術分野】この発明は、データ処理装置
に関し、特に外部バスインターフェースをもつデータ処
理装置に関するものである。

【０００１】

【従来の技術】近年、様々なシステムを構成する際に
は、機能の多様化に対応して、システム中のデータ処理
装置には様々な外部機器（周辺機器）が接続される。

【０００２】外部機器とデータ処理装置間をバスで接続
するために、データ処理装置には命令実行装置（以下Ｅ
ＸＵ）に対するバスの入出力を制御するバスコントロー
ルユニット（以下ＢＣＵ）が含まれており、外部機器に
はバスと機器とを接続するためのバスインターフェース
が必要となる。データ処理装置内部のバスは内部バスと
呼ばれるのに対し、ＢＣＵとバスコントロールユニット
の間に接続されるバスは外部バスと呼ばれる。

【０００３】バスインターフェースは、システムの設計
要求（外部バスの数等）に応じてセパレートバスインタ
ーフェース（以下セパレートタイプ）またはマルチプレ
クスバスインターフェース（以下マルチプレクスタイ
プ）のどちらかが用いられる。これに対応して、データ
処理装置においても、セパレートタイプ対応のＢＣＵま
たはマルチプレクス対応のＢＣＵが用いられている。以
下に、セパレートタイプＢＣＵおよびマルチプレクスタ
イプＢＣＵを説明する。

【０００４】従来のＢＣＵを説明するにあたり、データ
処理装置は、内部バスとして８ビット分のデータバスと
１６ビット分のアドレスバスをもつと仮定する。また、
これら内部バスは８ビットのデータ（Ｄ０−Ｄ７）バ
ス、８ビットの下位アドレス（Ａ０−Ａ７）バス、８ビ
ットの上位アドレス（Ａ８−Ａ１５）バスの３つに分割
され、ＥＸＵからＢＣＵに接続されているとする。

【０００５】従来のセパレートタイプＢＣＵは、上述し
た３つのバスに対応して３つの端子を有する。これらの
端子がデータ処理装置の入出力端子となる。すなわち、
データ信号端子，上位アドレス信号端子，下位アドレス
信号端子の３端子をもち、データバスはデータ信号端子
に、上位および下位アドレスバスはそれぞれのアドレス
信号端子に接続される。

【０００６】次にマルチプレクスタイプＢＣＵを説明す
る。内部バスはセパレートタイプＢＣＵと同様に、デー
タバス（Ｄ０−Ｄ７），下位アドレスバス（Ａ０−Ａ
７），上位アドレスバス（Ａ８−Ａ１５）の３つとなっ
ているが、このマルチプレクスタイプＢＣＵは、データ
バス（Ｄ０−Ｄ７）と下位アドレスバス（Ａ０−Ａ７）
が入出力端子を共用する。これは、ＥＸＵから出力され
るアドレスストローブ信号（以下ＡＳＴＢ）により、Ｂ
ＣＵ内部でデータバスおよび下位アドレスバスの一方を
選択してアドレス・データ兼用端子（以下ＡＤ兼用端
子）に接続することで実現している。また、上位アドレ
スバスはセパレートタイプＢＣＵと同様の上位アドレス
信号端子に接続され、ＡＳＴＢはＡＳＴＢ端子に接続さ
れて外部機器へ出力される。

【０００７】マルチプレクスタイプＢＣＵは、データバ
スおよび下位アドレスバスをセレクタにそれぞれ接続
し、セレクタの出力がＡＤ兼用端子に接続される。この
セレクタはＡＳＴＢのレベルにより制御され、ＡＳＴＢ
のレベルが「１」（またはハイ）のときは下位アドレス
バス（Ａ０−Ａ７）が選択され、ＡＳＴＢのレベルが
「０」（またはロウ）のときはデータバス（Ｄ０−Ｄ
７）が選択される。かかる構成により、マルチプレクス
タイプＢＣＵはセパレートタイプＢＣＵよりも外部機器
と接続する信号線の数を削減している。

【０００８】以上の説明から明らかなように、セパレー
トバスインターフェースとマルチプレクスバスインター
フェースは入出力端子が異なるため、相互に接続するこ
とができない。したがって、システムが一つのデータ処
理装置と、バスタイプの異なる複数の外部機器で構成さ
れている場合は、データ処理装置と外部機器との間をバ
ス変換回路を介して接続しなければならなかった。これ
は、セパレートタイプＢＣＵに対応したデータ処理装置
とマルチプレクスバスインターフェースをもつ外部機器
を接続する場合でも、マルチプレクスタイプＢＣＵに対
応したデータ処理装置とセパレートバスインターフェー
スをもつ外部機器を接続する場合でも同様である。

【０００９】そこで、１つのデータ処理装置でセパレー
トバスインターフェースとマルチプレクスバスインター
フェースの両方に接続できる回路が、特開平２−１７６
９５９号公報「バス選択回路」に開示されている。これ
を図１に示し、以下に説明する。

【００１０】図１のバス選択回路は、ＢＣＵ１とＥＸＵ
２で構成されており、１６ビット分のデータバスおよび
２０ビット分のアドレスバスをもっている。ＢＣＵ１
は、下位データバス３（Ｄ０−Ｄ７），上位データバス
４（Ｄ８−Ｄ１５），下位アドレスバス５（Ａ０−Ａ
７），上位アドレスバス６（Ａ８−Ａ１９），ＡＳＴＢ
１２の信号をもち、下位データバス３および上位データ
バス４はセレクタ１３で選択されてデータ信号端子１６
に接続され、上位データバス４および下位アドレスバス
５はセレクタ１４で選択されてＡＤ兼用端子１７に接続
される。また上位アドレスバス６はアドレス信号端子１
８に接続され、ＡＳＴＢ１２はＡＳＴＢ端子１５に接続
される。さらにＢＣＵ１は、フリップフロップ７と、セ
レクタ１３を制御するＡＮＤ回路１０およびセレクタ１
４を制御するＮＯＲ回路１１をもつ。

【００１１】このバス選択回路では、セパレートバスイ
ンターフェース対応外部機器のデータ幅を８ビット、マ
ルチプレクスバスインターフェース対応外部機器のデー
タ幅を１６ビットとしている。またセパレートタイプＢ
ＣＵとマルチタイプＢＣＵの選択は、フリップフリップ
７のセット／リセットで行う。

【００１２】セパレートバスインターフェースを接続し
た場合、フリップフロップ７をセットする。フリップフ
ロップ７はセット／リセットに対応して「１」／「０」
の信号レベルをとるセパレート／マルチプレクス選択信
号（以下ＳＢ／ＭＢ信号）８を出力する。したがって、
ＮＯＲ回路１１とセレクタ１４によりＡＤ兼用端子１７
には下位アドレスバス５が接続される。このとき、ＥＸ
Ｕ２から出力されるハイビット／ロウビット選択信号
（以下ＨＢ／ＬＢ信号）９は「０」に固定されており、
データ信号端子１６には下位データバス３が接続され
る。

【００１３】次に、マルチプレクスバスインターフェー
スを接続した場合、フリップフロップ７をリセットす
る。したがって、ＡＤ兼用端子１７には、ＡＳＴＢ１２
がとる信号レベルに応じて上位データバス４および下位
アドレスバス５が選択的に接続される。またデータ信号
端子１６には、ＨＢ／ＬＢ信号９の信号レベルに応じて
上位データバスおよび下位データバス３が選択的に接続
される。

【００１４】以下に、図２に示したタイミングチャート
を用いて従来のバス選択回路の動作を説明する。

【００１５】セパレートタイプＢＣＵとなったときの動
作を以下に説明する。ＥＸＵ２は、１バスサイクルがＴ
１−Ｔ４で構成されるクロックに同期する。データ入力
を行う場合、外部機器からのデータを、タイミングＴ３
で入力する。一方、データ出力を行う場合は、データを
外部機器へタイミングＴ１−Ｔ４の間出力する。またア
ドレス信号はタイミングＴ１−Ｔ４の間、上位アドレス
バス６の信号は上位アドレス信号端子１８から出力さ
れ、下位アドレスバス５の信号はＡＤ兼用端子１７から
出力されている。

【００１６】マルチプレクスタイプＢＣＵとなったとき
の動作を以下に説明する。このタイプの特徴であるＡＳ
ＴＢ１２は、タイミングＴ１で「１」、タイミングＴ２
−Ｔ４で「０」として発生される。したがってＡＤ兼用
端子１７はタイミングＴ１で下位アドレスバス５に接続
され、タイミングＴ２−Ｔ４で上位データバス４に接続
される。また下位データバス３は、データ信号端子１６
に接続されている。すなわち、ＡＳＴＢ１２によりタイ
ミングＴ１で下位アドレス信号が出力され、上位アドレ
ス信号はタイミングＴ１−Ｔ４の間出力されているの
で、データ入力の場合はタイミングＴ３でデータ入力
し、データ出力の場合はタイミングＴ２−Ｔ４でデータ
出力する。

【００１７】図２において、ＡＤ兼用端子１７の信号
は、セパレートタイプＢＣＵを選択したときは下位アド
レスバス５の信号であり、マルチプレクスタイプＢＣＵ
を選択したときはＡＳＴＢ１２に対応して下位アドレス
バス５と上位データバス４の信号が選択されることを示
している。また、ＲＥＡＤ／ＷＲＩＴＥ信号は、ハイレ
ベルでＥＸＵ２が外部機器からデータをリード（ＤＡＴ
Ａ Ｉｎｐｕｔ）し、ロウレベルでＥＸＵ２が外部機器
へデータをライト（ＤＡＴＡ Ｏｕｔｐｕｔ）すること
を示している。

【００１８】

【発明が解決しようとする課題】しかしながら、従来の
バス選択回路は、セパレートタイプＢＣＵまたはマルチ
プレクスタイプＢＣＵを選択するために、１バスサイク
ル（Ｔ１−Ｔ４）が必要となる。これは、データ処理装
置が１バスサイクルに同期して動作しているため、フリ
ップフロップのセット／リセットにも１バスサイクル必
要だからである（図２中の「Ｘ」の期間に相当）。した
がって、１システム内に異なるバスタイプの外部機器が
存在する場合、これらを１つのデータ処理装置に接続し
たとしてもバスタイプの切り換え時はデータのリード／
ライトの速度が半減する。それ故、従来のバス選択回路
は１つの回路でセパレートバスインターフェースおよび
マルチプレクスバスインターフェースの両方に対応でき
るが、１システム中に異なるバスタイプをもつ外部機器
を混在することはできなかった。加えて、従来のバス選
択回路はフリップフロップやゲート回路が必要となるた
め、回路規模，消費電力，動作速度の点からも効率の悪
いものとなる。

【００１９】

【課題を解決するための手段】上述した課題を解決する
ために、本発明によるデータ処理装置は、アドレススト
ローブ信号とデータ信号と第１および第２の部分で構成
されたアドレス情報とを発生する命令実行装置と、バス
コントローラとを備え、このバスコントローラが、アド
レスストローブ信号を受けるアドレスストローブ入力節
点と、アドレスストローブ入力節点に接続されたアドレ
スストローブ出力端子と、データ信号を受けるデータ入
出力節点群と、アドレス情報の前記第１の部分のアドレ
ス信号を受ける第１のアドレス入力節点群と、第１のア
ドレス入力節点群と接続された第１のアドレス出力端子
群と、アドレス情報の前記第２の部分のアドレス信号を
受ける第２のアドレス入力節点群と、第２のアドレス入
力節点群と接続された第２のアドレス出力端子群と、ア
ドレス・データ兼用端子群と、セレクタとを備える。そ
して、第１のアドレス信号はデータ信号と同数のビット
群で構成され、セレクタが、アドレスストローブが第１
のレベルのとき第１のアドレス入力節点群を選択してア
ドレス・データ兼用端子群に接続し、アドレスストロー
ブが第２のレベルのときデータ入出力節点群を選択して
アドレス・データ兼用端子群に接続する。好適には、デ
ータ入出力節点群、第１のアドレス入力節点群およびア
ドレス・データ兼用端子群は、データ信号および第１の
アドレス信号のビット群と同数の群で構成される。

【００２０】また、本発明によれば、アドレスストロー
ブ信号を禁止する手段をさらに備えることで、マルチプ
レクスバスインターフェースを用いない場合不必要とな
るアドレスストローブ出力端子を外部入出力端子として
用いることができる。このアドレスストローブ信号を禁
止する手段は、命令実行装置から出力される選択信号と
アドレスストローブ信号が入力されるゲート回路で構成
され、このゲート回路は、選択信号が第１のレベルのと
きアドレスストローブ信号の第１および第２のレベルを
アドレスストローブ出力端子に出力し、選択信号が第２
のレベルのときアドレスストローブ信号を第２のレベル
に固定する。

【００２１】以上の構成により、本発明は、データ処理
装置をセパレートバスインターフェースと接続する場合
は、アドレス・データ兼用端子群をデータ信号出力端子
として用いかつ第１および第２のアドレス出力端子群を
アドレス信号出力端子として用い、またマルチプレクス
バスインターフェースと接続する場合はアドレス・デー
タ兼用端子群をデータ信号出力端子として用いかつアド
レス・データ兼用端子および第２のアドレス出力端子を
アドレス信号出力端子として用いることで、セパレート
バスインターフェースおよびマルチプレクスバスインタ
ーフェースを同時に接続することができる。

【００２２】

【発明の実施の形態】以下に、本発明の第１の実施の形
態を図３を用いて説明する。図３において、データ処理
装置１００はＢＣＵ３１とＥＸＵ３２を有している。Ｂ
ＣＵ３１には、ＡＳＴＢ３３，データバス３４，下位ア
ドレスバス３５，上位アドレスバス３６が含まれてい
る。各バスは、それぞれ８ビット幅である。入出力端子
としては、ＡＳＴＢが出力されるＡＳＴＢ端子３８、デ
ータバス３４および下位アドレスバス３５がセレクタ３
７を介して選択接続されるＡＤ兼用端子３９、下位アド
レスバス３５専用の下位アドレス信号端子４０、上位ア
ドレスバス３６専用の上位アドレス信号端子４１を有す
る。

【００２３】ＢＣＵ３１において、ＡＳＴＢ３３はセレ
クタ３７を制御するための選択制御信号となり、セレク
タ３７はＡＳＴＢ３３が「１」のとき下位アドレスバス
３５を選択し、ＡＳＴＢ３２が「０」のときデータバス
３４を選択し、ＡＤ兼用端子３９に接続する。すなわち
ＡＳＴＢ３３は、ＡＤ兼用端子３９から下位アドレス信
号を出力するタイミングと、データ信号を出力するタイ
ミングを指示している。

【００２４】図４に本実施例のデータ処理装置１００と
セパレートバスインターフェースをもつ外部機器との接
続例を、図５にデータ処理装置１００とマルチプレクス
バスインターフェースをもつ外部機器との接続例を、図
６にデータ処理装置１００とセパレートバスインターフ
ェースの外部機器とマルチプレクスバスインターフェー
スの外部機器を同時に接続した接続例を示す。これらの
ブロック図から明らかなように、外部機器がセパレート
バスインターフェースの場合はＡＳＴＢ端子３８を使用
せずに、データ処理装置１００のＲＥＡＤ／ＷＲＩＴＥ
端子，ＡＤ兼用端子３９，下位および上位アドレス信号
端子４０，４１と、バスインターフェースのアウトイネ
ーブル端子ＯＥ，ＤＡＴＡ端子，下位および上位アドレ
ス端子がそれぞれ接続される。また外部機器がマルチプ
レクスバスインターフェースの場合は下位アドレス信号
端子４０を使用せずに、データ処理装置１００のＲＥＡ
Ｄ／ＷＲＩＴＥ端子，ＡＳＴＢ端子３８，ＡＤ兼用端子
３９，上位アドレス端子４１と、バスインターフェース
のＯＥ端子，ＡＳＴＢ端子，ＡＤ兼用端子，上位アドレ
ス端子がそれぞれ接続される。

【００２５】本実施の形態のタイミングチャートを、図
７に示す。本実施の形態は図２に示した従来回路のタイ
ミングチャートのようにバスタイプによってＡＤ兼用端
子から出力される信号が異なることはなく、ＡＳＴＢ３
３，データバス３４，下位アドレスバス３５，上位アド
レスバス３６の各信号およびＡＳＴＢ端子３８，ＡＤ兼
用端子３９，下位アドレス信号端子４０，上位アドレス
信号端子４１の各端子における信号は、バスタイプに関
わらず同様の信号となる。この場合、セパレートバスイ
ンターフェースとの接続においてはＡＤ兼用端子３９か
らタイミングＴ１に下位アドレスバス３５の信号が出力
されているが、問題はない。なぜならば、データ入力は
タイミングＴ３で行われ、データ出力についても上位お
よび下位アドレス信号はそれぞれのアドレス信号端子４
０，４１より直接出力されており、外部機器はタイミン
グＴ１−Ｔ４の期間中、いつでもアドレスを受け取るこ
とができるからである。また、マルチプレクスバスイン
ターフェースをもつ外部機器を接続した場合は、上述し
たように従来と同様の信号が接続される。

【００２６】本発明の第２の実施の形態を、図８に示
す。図８において図３の第１の実施の形態と同一部分に
は同一符号を付し、説明を省略する。

【００２７】本実施の形態は、使用者がデータ処理装置
１００のＢＣＵ３１をセパレートタイプＢＣＵのみとし
て使用するか、セパレートタイプＢＣＵおよびマルチプ
レクスタイプＢＣＵを両方使用するかを選択できるよう
になっており、使用者がセパレートタイプＢＣＵしか使
用しない場合は、必要のないＡＳＴＢ端子３８を外部入
出力端子として利用できるものである。バスタイプの選
択は、フリップフロップ（ＦＦ）４２のセット／リセッ
トで行い、ＦＦ４２はセット／リセットに対応して、選
択信号ＳＥＬ４３を「１」／「０」とする。ＦＦ４２を
リセットした場合はセパレートタイプＢＣＵのみのモー
ドとなってＡＳＴＢ３３をＡＮＤ回路４４により無効と
することでＡＳＴＢ端子３８を解放し、セットした場合
はセパレートタイプＢＣＵおよびマルチプレクスタイプ
ＢＣＵを両方使用できるモードとなり、第１の実施の形
態と同様の動作を行う。また解放されたＡＳＴＢ端子３
８は、特に使用目的に制限はなく、使用者が自由に利用
できる。以下に、本実施の形態の構成を詳述する。

【００２８】本実施の形態の構成は、第１の実施の形態
の回路に、ＦＦ４２，ＡＮＤ回路４４，ＯＲ回路４６，
および入出力バッファ２０が加わっている。また入出力
バッファ２０は出力バッファ４７，入力バッファ４８，
バッファ制御信号４９，５０で構成される。

【００２９】本実施の形態においてセパレートタイプＢ
ＣＵのみのモードを選択した場合は、ＦＦ４２がリセッ
トされ、ＳＥＬ４３の「０」によりＡＮＤ回路４４はＡ
ＳＴＢ３３を「０」に固定し、無効とする。したがっ
て、セレクタ３７には「０」が入力され、データバス３
４がＡＤ兼用端子３９に常時接続される。

【００３０】ＡＳＴＢ端子３８を入出力端子として用い
る場合、バッファ制御信号４９および５０を相補的に制
御する。出力の場合はデータ出力のタイミングでバッフ
ァ制御信号４９をアクティブにして出力バッファ４７を
動作させ、入力の場合はデータ入力のタイミングでバッ
ファ制御信号５０をアクティブとして入力バッファ４８
を動作させる。バッファ制御信号４９および５０の制御
は、ＥＸＵ３２が行う。

【００３１】次に、セパレートタイプＢＣＵおよびマル
チプレクスタイプＢＣＵを両方使用するモードを選択し
た場合を説明する。この場合、バッファ制御信号４９，
５０により、入出力バッファ２０は動作しない。当該モ
ードにおいてはＦＦ４２がセットされるため、ＡＳＴＢ
３３はＡＮＤ回路４４を通過し、ＯＲ回路４６を介して
ＡＳＴＢ端子３８に接続される。したがって、第１の実
施の形態と同様の回路となる。

【００３２】本発明の第２の実施の形態は、上述した構
成により、セパレートバスインターフェースをもつ外部
機器にアクセスしている場合は、使用していないＡＳＴ
Ｂ端子を他の目的に使用することができる。

【００３３】

【発明の効果】本発明は、ＢＣＵ３１に接続される外部
機器のバスタイプが限定されることはなく、セパレート
バスインターフェースおよびマルチプレクスバスインタ
ーフェースを同時に接続することができる。この場合
に、ＢＣＵ３１といずれかのバスインターフェース間に
バス変換回路を介する必要はなく、ＢＣＵ３１と各バス
インターフェースとを同時に直接接続できる。

【００３４】また、本発明では接続されたバスタイプに
応じて、端子から出力する信号を変更する必要はないの
で、フリップフロップやゲート回路等を必要としない。
したがって、ＥＸＵが異なるバスタイプの外部機器にア
クセスする際に余分なバスサイクルが入ることなく、１
バスサイクル毎にバスタイプの異なる外部機器へアクセ
スすることができる。

【００３５】さらに、本発明ではバスタイプを切り換え
るための回路が必要なく、またバスの切り換えを行うバ
スサイクルも必要ない。したがって、回路面積，動作速
度，消費電力等の面で非常に効率的である。

【００３６】尚、本発明はデータ処理装置に内蔵された
ＢＣＵだけに関するものではなく、一般的なバスコント
ローラにおいても適用できることは明らかである。ま
た、内部および外部バスのバス幅も上述の説明に限られ
たものではない。

【図面の簡単な説明】

【図１】従来のバス選択回路の回路図。

【図２】従来のバス選択回路のタイミングチャート。

【図３】本発明の第１の実施の形態のデータ処理装置の
回路図。

【図４】図３のデータ処理装置とセパレートバスインタ
ーフェースとの接続図。

【図５】図３のデータ処理装置とマルチプレクスバスイ
ンターフェースとの接続図。

【図６】図３のデータ処理装置とセパレートバスインタ
ーフェースおよびマルチプレクスバスインターフェース
との接続図。

【図７】第１の実施の形態のタイミングチャート。

【図８】本発明の第２の実施の形態のデータ処理装置の
回路図。

【符号の説明】

１，３１ …バスコントロールユニット。 ２，３２ …命令実行装置。 ３，４，３４ …データバス ５，６，３５，３６…アドレスバス ７，４２ …フリップフロップ ８ …セパレート／マルチプレクス選択
信号。 ９ …ハイビット／ロウビット選択信
号。 １０，４４ …ＡＮＤ回路。 １１ …ＮＯＲ回路。 １２，３３ …アドレスストローブ。 １３，１４，３７ …セレクタ。 １５，３８ …アドレスストローブ端子。 １６ …データ信号端子。 １７，３９ …アドレス／データ兼用端子。 １８，４０，４１ …アドレス信号端子。 ２０ …入出力バッファ。 ４３ …選択信号。 ４５ …バス。 ４６ …ＯＲ回路。 ４７，４８ …バッファ。 ４９，５０ …バッファ制御信号。 １００ …データ処理装置。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−204820（ＪＰ，Ａ) 「第２版マイクロコンピュータユーザ ーズ・マニュアルＭＣＳ−85（8080Ａ解 説付）」（1983．５．20）、インテルジ ャパン株式会社 Ｐ．１−５〜１〜８ 「トランジスタ技術」19〔２〕、（昭 和57年２月）、ＣＱ出版 Ｐ．277〜 279，284〜286

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 データ信号、第１の部分及び第２の部分
   を備えるアドレス信号、及び第１の論理レベルのとき前
   記アドレス信号の出力を示し第２の論理レベルのとき前
   記データ信号の出力を示すアドレスストローブ信号に応
   答してバスを駆動するバスコントローラであって、 前記アドレスストローブ信号が供給される第１の入力節
   点と、 前記データ信号が供給される複数の第２の入力節点と、 前記アドレス信号の前記第１の部分が供給される複数の
   第３の入力節点と、 前記アドレス信号の前記第２の部分が供給される複数の
   第４の入力節点と、 前記第１の入力節点に接続され、前記アドレスストロー
   ブ信号を受けるアドレスストローブ端子と、 複数の第１の端子と、 前記第１の入力節点、前記複数の第２の入力節点、前記
   複数の第３の入力節点、前記複数の第１の端子に接続さ
   れ、前記アドレスストローブ信号の前記第１の論理レベ
   ルに応答して前記複数の第３の入力節点と前記複数の第
   １の端子との間に電気経路を形成して前記アドレススト
   ローブ信号が前記第１の論理レベルである間に前記アド
   レス信号の前記第１の部分を前記複数の第１の端子に出
   力させ、前記アドレスストローブ信号の前記第２の論理
   レベルに応答して前記複数の第２の入力節点と前記複数
   の第１の端子との間に電気経路を形成して前記アドレス
   ストローブ信号が前記第２の論理レベルである間に前記
   データ信号を前記複数の第１の端子に出力させるセレク
   タと、 前記複数の第３の入力節点に接続され、前記アドレスス
   トローブ信号が前記第１の論理レベルのときだけでなく
   前記第２の論理レベルのときにも前記アドレス信号の前
   記第１の部分を受ける複数の第２の端子と、 前記複数の第４の入力端子に接続され、前記アドレス信
   号の第２の部分を受ける複数の第３の端子とを備えるこ
   とを特徴とするバスコントローラ。
2. 【請求項２】 前記アドレス信号の前記第１の部分は、
   前記データ信号のビット数と同等であることを特徴とす
   る請求項１記載のバスコントローラ。
3. 【請求項３】 前記アドレス信号の前記第１の部分は前
   記アドレス信号の下位であり、前記アドレス信号の前記
   第２の部分は前記アドレス信号の上位であることを特徴
   とする請求項２記載のバスコントローラ。
4. 【請求項４】 前記アドレスストローブ信号、前記複数
   の第１の端子、及び前記第３の端子は、マルチプレクス
   タイプバスインターフェースのアドレスストローブ入力
   端子、複数のアドレス及びデータマルチプレクス入力端
   子、及び複数のアドレス入力端子に、夫々接続される請
   求項１記載のバスコントローラ。
5. 【請求項５】 前記複数の第１の端子、前記複数の第２
   の端子、及び前記複数の第３の端子は、セパレートタイ
   プバスインターフェースの複数のデータ入力端子、複数
   の第１のアドレス入力端子、及び第２のアドレス入力端
   子に、夫々接続される請求項１記載のバスコントロー
   ラ。
6. 【請求項６】 請求項４記載のバスコントローラは、更
   に、前記複数の第１の端子、前記複数の第２の端子、及
   び前記複数の第３の端子が、セパレートタイプバスイン
   ターフェースの複数のデータ入力端子、複数の第１のア
   ドレス入力端子、及び第２のアドレス入力端子に、夫々
   接続され、前記バスコントローラが前記セパレートタイ
   プバスインタフェース及び前記マルチプレクスタイプバ
   スインタフェースに接続されて構成されたデータ処理シ
   ステム。